一种数据交换系统用PCIE总线转万兆网络电路技术方案

本实用新型专利技术公开了一种数据交换系统用PCIE总线转万兆网络电路，属于数据交换技术领域。本实用新型专利技术包括Intel 8259910GbE控制器、PCIE总线接口电路和万兆网络接口，所述Intel 8259910GbE控制器包括EEPROM或FLASH存储器、BMC控制器、PCIE总线、CPU板、万兆网络接口和背板，所述PCIE总线接口电路包括82599电路与PCIE开关切换电路，所述万兆网络接口包括10G BASE

【技术实现步骤摘要】
一种数据交换系统用PCIE总线转万兆网络电路


[0001]本技术涉及数据交换
，具体为一种数据交换系统用PCIE总线转万兆网络电路。

技术介绍

[0002]VPX总线是VME国际贸易协会组织于2007年在其VME总线基础上提出的新一代高速串行总线标准，VPX总线采用交换式结构替代了VME的主控式结构，使得系统整体性能不再受主控板的限制，提高了整体性能。
[0003]为了更大地提高VPX模块的数据交换能力，优化模块结构，满足不同环境下不同用户的使用需求，我们依据Vita46及Vita48.2标准，依托VPX3UC_SWH交换板做出更完备的设计方案，完成更加迅捷安全的高速数据交互。

技术实现思路

[0004]本技术的目的在于提供一种数据交换系统用PCIE总线转万兆网络电路，以解决上述
技术介绍
中提出的问题。
[0005]为了解决上述技术问题，本技术提供如下技术方案：
[0006]一种数据交换系统用PCIE总线转万兆网络电路，其特征在于：所述数据交换系统用PCIE总线转万兆网络电路包括Intel 8259910GbE控制器、PCIE总线接口电路和万兆网络接口电路；
[0007]所述Intel 8259910GbE控制器的典型配置包括EEPROM或FLASH存储器、BMC控制器、PCIE总线、CPU板、万兆网络接口和背板，所述EEPROM或FLASH存储器连接在Intel 82599芯片的一侧，BMC控制器连接在Intel 82599芯片的另一侧，Intel 82599芯片上部通过PCIE接入CPU板，Intel 82599芯片底部连接2个万兆网络接口，所述2个万兆网络接口通过背板接入其他功能芯片；
[0008]所述PCIE总线接口电路包括Intel 82599PCIE2.0 x4电路与PCIE开关切换电路，所述Intel 82599PCIE2.0 x4电路包括U9C芯片和PCIE2.0 x4，所述PCIE开关切换电路包括PCIE2.0 x4、切换开关、VPX连接器和GPU板，所述U9C芯片通过PCIE2.0 x4经切换开关，穿过VPX连接器，与GPU板进行高速数据交互；
[0009]所述万兆网络接口包括10G BASE
‑
KR接口、U9A芯片、VPX连接器和FPGA板，所述U9A芯片将来自GPU板的PCIE数据转换成2路万兆网络，经VPX连接器连接到FPGA板；
[0010]所述Intel 82599芯片是双端口10GE设备，拥有为私有配置保护的EEPROM空间，操作便利，集成度和性价比都很高，Intel 82599芯片10GbE控制器配置合理规范，EEPROM存储器中的程序和BMC控制器都能对Intel 82599芯片进行配置，能够充分实现芯片的效能和发挥芯片的潜能；
[0011]所述Intel 82599PCIE2.0 x4电路包括U9C芯片、PCIE2.0 x4电阻器R72、电阻器R74、电阻器R75、电阻器R77、电阻器R79、电阻器R82、电阻器R84、电阻器R85、电阻器R90、电
阻器R98、电阻器R80、电容器C37、电容器C39、电容器C40和电容器C41；
[0012]所述PCIE2.0 x4包括数据部分、时钟部分和复位部分，所述数据部分由4对发送差分线和4对接收差分线组成；
[0013]所述4对接收差分线包括10GKR_PCIE_RX0n、10GKR_PCIE_RX0p、10GKR_PCIE_RX1n、10GKR_PCIE_RX1P、10GKR_PCIE_RX2n、10GKR_PCIE_RX2p、10GKR_PCIE_RX3n和10GKR_PCIE_RX3p，4对接收差分线分别依次与U9C芯片上的AC21引脚、AC20引脚、AA21引脚、AA20引脚、U21引脚、U20引脚、R21引脚和R20引脚相连；
[0014]所述4对发送差分线包括10GKR_PCIE_TX0n、10GKR_PCIE_TX0p、10GKR_PCIE_TX1n、10GKR_PCIE_TX1P、10GKR_PCIE_TX2n、10GKR_PCIE_TX2p、10GKR_PCIE_TX3n和10GKR_PCIE_TX3p，4对发送差分线分别依次与U9C芯片上的Y24引脚、Y23引脚、V24引脚、V23引脚、T24引脚、T23引脚、P24引脚和P23引脚相连；
[0015]所述PCIE总线接口电路的设计高效合理，将多个电容器和电阻器串行互联，点对点进行数据传输，各个设备都能得到单独带宽，大大提高传输速率，也为更高的频率提升创造了条件；
[0016]较优化地，所述PCIE2.0 x4的时钟部分包括PCIE接口差分接收时钟信号PCIE_REF_CLKn、PCIE接口差分接收时钟信号PCIE_REF_CLKp、接收差分信号PLT_SW_RST#、PCIE WEKE信号82599_PE_WAKE#和PE_RBIAS，所述电阻器R98的第一端与电源连接，电压为1.2V，所述电阻器R98的第二端与U9C芯片的N24引脚连接，所述PE_RBIAS的第一端与电阻器R98的第二端相连，所述PE_RBIAS的第二端与U9C芯片的M24引脚相连,所述电容器C40的第一端连接PCIE接口差分接收时钟信号PCIE_REF_CLKn，所述电容器C40的第二端连接U9C的AB24引脚，所述电容器C41的第一端连接PCIE接口差分接收时钟信号PCIE_REF_CLKp，所述电容器C41的第二端连接U9C芯片的AB23引脚；
[0017]所述电容器C37的第一端接地，所述电容器C37的第二端连接82599XTAL 25M_IN的第一端，所述82599XTAL 25M_IN的第二端连接电阻器R80的第一端，所述电阻器R80的第二端连接82599XTAL 25M_OUT的第二端，所述82599XTAL 25M_OUT的第一端连接电容器C39的第二端，所述电容器C39的第一端接地，所述82599XTAL 25M_OUT接入U9A芯片的P1引脚；
[0018]所述差分时钟接发信号在传输过程中更能精准地识别出微小信号，抗电磁干扰的能力更强，且在处理信号的过程中也更加精确稳定；
[0019]较优化地，所述电阻器R85的第一端接地，所述电阻器R85的第二端连接U9C芯片的B20引脚，所述电阻器R84的第一端连接电阻器R85的第一端，所述电阻器R84的第二端连接U9C芯片的B21引脚，所述电阻器R82的第一端连接电阻器R84的第一端，所述电阻器R82的第二端连接U9C芯片的D20引脚，所述电阻器R79的第一端连接电阻器R83的第一端，所述电阻器R79的第二端连接U9C芯片的D21引脚，所述电阻器R77的第一端连接电阻器R79的第一端，所述电阻器R77的第二端连接U9C芯片的H20引脚，所述电阻器R75的第一端连接电阻器R77的第一端，所述电阻器R75的第二端连接U9C芯片的H21引脚，所述电阻器R74的第一端连接电阻器R75的第一本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数据交换系统用PCIE总线转万兆网络电路，其特征在于：所述数据交换系统用PCIE总线转万兆网络电路包括Intel 8259910GbE控制器、PCIE总线接口电路和万兆网络接口电路；所述Intel 8259910GbE控制器的典型配置包括EEPROM或FLASH存储器、BMC控制器、PCIE总线、CPU板、万兆网络接口和背板，所述EEPROM或FLASH存储器连接在Intel 82599芯片的一侧，BMC控制器连接在Intel 82599芯片的另一侧，Intel 82599芯片上部通过PCIE接入CPU板，Intel 82599芯片底部连接2个万兆网络接口，所述2个万兆网络接口通过背板接入功能芯片；所述PCIE总线接口电路包括Intel 82599PCIE2.0 x4电路与PCIE开关切换电路，所述Intel 82599PCIE2.0 x4电路包括U9C芯片和PCIE2.0 x4，所述PCIE开关切换电路包括PCIE2.0 x4、切换开关、VPX连接器和GPU板，所述U9C芯片通过PCIE2.0 x4经切换开关，穿过VPX连接器，与GPU板进行高速数据交互；所述万兆网络接口包括10G BASE
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KR接口、U9A芯片、VPX连接器和FPGA板，所述U9A芯片将来自GPU板的PCIE数据转换成2路万兆网络，经VPX连接器连接到FPGA板。2.根据权利要求1所述的一种数据交换系统用PCIE总线转万兆网络电路，其特征在于：所述Intel 82599PCIE2.0 x4电路包括U9C芯片、PCIE2.0 x4电阻器R72、电阻器R74、电阻器R75、电阻器R77、电阻器R79、电阻器R82、电阻器R84、电阻器R85、电阻器R90、电阻器R98、电阻器R80、电容器C37、电容器C39、电容器C40和电容器C41；所述PCIE2.0 x4包括数据部分、时钟部分和复位部分，所述数据部分由4对发送差分线和4对接收差分线组成；所述4对接收差分线包括10GKR_PCIE_RX0n、10GKR_PCIE_RX0p、10GKR_PCIE_RX1n、10GKR_PCIE_RX1P、10GKR_PCIE_RX2n、10GKR_PCIE_RX2p、10GKR_PCIE_RX3n和10GKR_PCIE_RX3p，4对接收差分线分别依次与U9C芯片上的AC21引脚、AC20引脚、AA21引脚、AA20引脚、U21引脚、U20引脚、R21引脚和R20引脚相连；所述4对发送差分线包括10GKR_PCIE_TX0n、10GKR_PCIE_TX0p、10GKR_PCIE_TX1n、10GKR_PCIE_TX1P、10GKR_PCIE_TX2n、10GKR_PCIE_TX2p、10GKR_PCIE_TX3n和10GKR_PCIE_TX3p，4对发送差分线分别依次与U9C芯片上的Y24引脚、Y23引脚、V24引脚、V23引脚、T24引脚、T23引脚、P24引脚和P23引脚相连。3.根据权利要求2所述的一种数据交换系统用PCIE总线转万兆网络电路，其特征在于：所述PCIE2.0 x4的时钟部分包括PCIE接口差分接收时钟信号PCIE_REF_CLKn、PCIE接口差分接收时钟信号PCIE_REF_CLKp、接收差分信号PLT_SW_RST#、PCIE WEKE信号82599_PE_WAKE#和PE_RBIAS，所述电阻器R98的第一端与电源连接，电压为1.2V，所述电阻器R98的第二端与U9C芯片的N24引脚连接，所述PE_RBIAS的第一端与电阻器R98的第二端相连，所述PE_RBIAS的第二端与U9C芯片的M24引脚相连,所述电容器C40的第一端连接PCIE接口差分接收时钟信号PCIE_REF_CLKn，所述电容器C40的第二端连接U9C的AB24引脚，所述电容器C41的第一端连接PCIE接口差分接收时钟信号PCIE_REF_CLKp，所述电容器C41的第二端连接U9C芯片的AB23引脚；所述电容器C37的第一端接地，所述电容器C37的第二端连接82599XTAL25M_IN的第一端，所述82599XTAL 25M_IN的第二端连接电阻器R80的第一端，所述电阻器R80的第二端连
接82599XTAL 25M_OUT的第二端，所述82599XTAL25M_OUT的第一端连接电容器C39的第二端，所述电容器C39的第一端接地，所述82599XTAL 25M_OUT接入U9A芯片的P1引脚。4.根据权利要求2所述的一种数据交换系统用PCIE总线转万兆网络电路，其特征在于：所述电阻器R85的第一端接地，所述电阻器R85...

【专利技术属性】
技术研发人员：杨峰，司梦男，麦倩怡，
申请(专利权)人：东莞恒创智能科技有限公司，
类型：新型
国别省市：