半导体器件及其制造方法技术

本发明专利技术提供了一种半导体器件及其制造方法，所述半导体器件的制造方法包括：提供承载片和器件晶圆，器件晶圆包括SOI衬底，SOI衬底包括自下向上的下层衬底、绝缘埋层和半导体层，器件晶圆中的第一通孔插塞结构经半导体层和绝缘埋层延伸至至少与下层衬底接触；将器件晶圆的正面键合于承载片上；于下层衬底中开设开口，开口至少暴露出第一通孔插塞结构的与下层衬底接触的表面；以及，填充第二绝缘介质层于开口中，以使得第一通孔插塞结构与下层衬底之间绝缘。本发明专利技术能够避免导致半导体层中的器件与下层衬底之间短路，从而避免导致半导体器件失效。件失效。件失效。

【技术实现步骤摘要】
半导体器件及其制造方法


[0001]本专利技术涉及半导体集成电路制造领域，特别涉及一种半导体器件及其制造方法。

技术介绍

[0002]绝缘体上半导体(SOI)结构包含下层衬底、绝缘埋层和上层半导体层，根据在绝缘埋层上的上层半导体层的厚度不同，将绝缘体上半导体结构分为薄膜全耗尽结构FD
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SOI和厚膜部分耗尽结构PD
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SOI。其中，FD
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SOI结构与PD
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SOI结构相比，由于具有良好的等比例缩小特性、近于理想的亚阈摆幅、高跨导以及浮体效应较小等突出优点，在高速、低压、低功耗模拟电路、数模混合电路等应用方面受到了人们的特别重视。
[0003]但是，在FD
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SOI结构中，很容易发生通孔插塞结构从上层半导体层向下延伸至下层衬底中而导致上层半导体层中的器件与下层衬底短路的情况。举例如下：
[0004]1)参阅图1a，FD
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SOI结构包括自下向上的下层衬底11、绝缘埋层12和上层半导体层13，上层半导体层13中形成有浅沟槽隔离结构133围成的有源区，上层半导体层13上覆盖有绝缘介质层14，绝缘介质层14中形成有栅极结构141，栅极结构141两侧的有源区中分别形成有源极区131和漏极区132，在刻蚀绝缘介质层14以形成用于填充通孔插塞结构15的通孔(未图示)时，由于上层半导体层13和绝缘埋层12的厚度均太小(例如上层半导体层13的厚度仅5nm～20nm，绝缘埋层12的厚度仅10nm～50nm)，导致刻蚀无法准确的停止在上层半导体层13中，通孔很容易贯穿上层半导体层13和绝缘埋层12而进入下层衬底11中，导致通孔插塞结构15进入下层衬底11中；
[0005]2)参阅图1b，将图1a所示的FD
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SOI结构与常规的非绝缘体上半导体结构(未包含上层半导体层13和绝缘埋层12)集成到同一结构中，由于非绝缘体上半导体结构中未包含上层半导体层13，则需要将非绝缘体上半导体结构中的通孔插塞结构15从绝缘介质层14中延伸至下层衬底11中，而FD
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SOI结构中的通孔插塞结构15不能延伸至下层衬底11中，那么，导致在刻蚀通孔时需要停止在不同的选定层中；若FD
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SOI结构和非绝缘体上半导体结构中的通孔同时形成，则会导致FD
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SOI结构中的通孔贯穿上层半导体层13和绝缘埋层12而进入下层衬底11中；若FD
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SOI结构和非绝缘体上半导体结构中的通孔分开不同步骤形成，则导致工艺的复杂度提升；
[0006]3)参阅图1c，与图1a所示的FD
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SOI结构相比，在低于22nm的技术中，由于尺寸微缩，通孔插塞结构15会分别经过源极区131与浅沟槽隔离结构133的交界处以及经过漏极区132与浅沟槽隔离结构133的交界处，导致刻蚀形成通孔时，由于上层半导体层13和浅沟槽隔离结构133材质的差异会导致刻蚀无法准确停止在上层半导体层13中，且由于通孔的宽度减小，导致很难检测到刻蚀终点，从而更加容易导致通孔插塞结构15进入到下层衬底11中。
[0007]在图1a～图1c所示的结构中，由于FD
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SOI结构中的通孔插塞结构15与源极区131和漏极区132连接，若通孔插塞结构15从绝缘介质层14经过源极区131和漏极区132而进入下层衬底11中，会导致源极区131和漏极区132与下层衬底11之间短路，进而导致半导体器
件失效。
[0008]因此，如何避免贯穿上层半导体层而进入下层衬底中的通孔插塞结构导致器件短路的是目前亟需解决的问题。

技术实现思路

[0009]本专利技术的目的在于提供一种半导体器件及其制造方法，使得能够避免贯穿半导体层和绝缘埋层而与下层衬底接触的第一通孔插塞结构导致半导体层中的器件与下层衬底之间短路，从而避免导致半导体器件失效。
[0010]为实现上述目的，本专利技术提供了一种半导体器件的制造方法，
[0011]提供承载片和器件晶圆，所述器件晶圆包括SOI衬底，所述SOI衬底包括自下向上的下层衬底、绝缘埋层和半导体层，所述器件晶圆中形成有至少两个第一通孔插塞结构，所述第一通孔插塞结构经所述半导体层和所述绝缘埋层延伸至至少与所述下层衬底接触；
[0012]将所述器件晶圆的正面键合于所述承载片上；
[0013]于所述下层衬底中开设开口，所述开口至少暴露出所述第一通孔插塞结构与所述下层衬底接触的表面；以及，
[0014]填充第二绝缘介质层于所述开口中，以使得所述第一通孔插塞结构与所述下层衬底之间绝缘。
[0015]可选地，所述器件晶圆还包括覆盖于所述半导体层上的第一绝缘介质层，所述半导体层中形成有浅沟槽隔离结构，所述浅沟槽隔离结构环绕的所述半导体层的区域为有源区，所述有源区上形成有栅极结构，所述第一绝缘介质层覆盖所述栅极结构，所述栅极结构两侧的有源区中分别形成有源极区和漏极区。
[0016]可选地，至少两个所述第一通孔插塞结构分别经过所述源极区和所述漏极区。
[0017]可选地，所述半导体层的厚度为5nm～20nm，所述绝缘埋层的厚度为10nm～50nm。
[0018]可选地，至少两个所述第一通孔插塞结构分别经过所述源极区和所述浅沟槽隔离结构的交界处以及经过所述漏极区和所述浅沟槽隔离结构的交界处。
[0019]可选地，所述器件晶圆包括第一器件区和第二器件区，所述SOI衬底位于所述第一器件区，所述第二器件区包括所述下层衬底；所述第二器件区中还形成有至少两个第二通孔插塞结构，所述第二通孔插塞结构延伸至至少与所述下层衬底接触。
[0020]可选地，在将所述器件晶圆键合于所述承载片上之后且于所述下层衬底中开设所述开口之前，所述半导体器件的制造方法还包括：减薄所述下层衬底。
[0021]可选地，所述半导体器件的制造方法还包括：执行解键合工艺，以去除所述承载片。
[0022]本专利技术还提供了一种半导体器件，包括：
[0023]器件晶圆，包括SOI衬底，所述SOI衬底包括自下向上的下层衬底、绝缘埋层和半导体层，所述器件晶圆中形成有至少两个第一通孔插塞结构，所述第一通孔插塞结构经所述半导体层和所述绝缘埋层延伸至至少与所述下层衬底接触；
[0024]开口，位于所述下层衬底中，所述开口至少暴露出所述第一通孔插塞结构的与所述下层衬底接触的表面；以及，
[0025]第二绝缘介质层，填充于所述开口中，以使得所述第一通孔插塞结构与所述下层
衬底之间绝缘。
[0026]可选地，所述器件晶圆还包括覆盖于所述半导体层上的第一绝缘介质层，所述半导体层中形成有浅沟槽隔离结构，所述浅沟槽隔离结构环绕的所述半导体层的区域为有源区，所述有源区上形成有栅极结构，所述第一绝缘介质层覆盖所述栅极结构，所述栅极结构两侧的有源区中分别形成有源极区和漏极区。
[0027]可选地，至少两个所述第一通孔本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，包括：提供承载片和器件晶圆，所述器件晶圆包括SOI衬底，所述SOI衬底包括自下向上的下层衬底、绝缘埋层和半导体层，所述器件晶圆中形成有至少两个第一通孔插塞结构，所述第一通孔插塞结构经所述半导体层和所述绝缘埋层延伸至至少与所述下层衬底接触；将所述器件晶圆的正面键合于所述承载片上；于所述下层衬底中开设开口，所述开口至少暴露出所述第一通孔插塞结构与所述下层衬底接触的表面；以及，填充第二绝缘介质层于所述开口中，以使得所述第一通孔插塞结构与所述下层衬底之间绝缘。2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述器件晶圆还包括覆盖于所述半导体层上的第一绝缘介质层，所述半导体层中形成有浅沟槽隔离结构，所述浅沟槽隔离结构环绕的所述半导体层的区域为有源区，所述有源区上形成有栅极结构，所述第一绝缘介质层覆盖所述栅极结构，所述栅极结构两侧的有源区中分别形成有源极区和漏极区。3.如权利要求2所述的半导体器件的制造方法，其特征在于，至少两个所述第一通孔插塞结构分别经过所述源极区和所述漏极区。4.如权利要求1所述的半导体器件的制造方法，其特征在于，所述半导体层的厚度为5nm～20nm，所述绝缘埋层的厚度为10nm～50nm。5.如权利要求2所述的半导体器件的制造方法，其特征在于，至少两个所述第一通孔插塞结构分别经过所述源极区和所述浅沟槽隔离结构的交界处以及经过所述漏极区和所述浅沟槽隔离结构的交界处。6.如权利要求1所述的半导体器件的制造方法，其特征在于，所述器件晶圆包括第一器件区和第二器件区，所述SOI衬底位于所述第一器件区，所述第二器件区包括所述下层衬底；所述第二器件区中还形成有至少两个第二通孔插塞结构，所述第二通孔插塞结构延伸至至少与所述下层衬底接触。7.如权利要求1所述的半导体器件的制造方法，其特征在于，在将所述器件晶圆键合于所述承载片上之后且于所述下层衬底中开设所述开口之前，所述半导体器件的制造方法还包括：减...

【专利技术属性】
技术研发人员：鲁林芝，李乐，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：