一种GIP电路制造技术

本实用新型专利技术公开了一种GIP电路，T1输出端与Qb连接；T2输入端与Qb连接；T2输出端与Q连接；T3输出端与P连接；T4控制端与Q连接；T5输入端与P连接，T5控制端与Q连接；T6输入端与Q连接，T6输出端与Qb连接，T6控制端与P连接；T7输入端与Qb连接，T7控制端与P连接；T8输入端与P连接；T9输入端与Q连接，T9输出端与Qb连接；T10输入端与Qb连接；T11控制端与P连接；T12输入端与Q连接，T12输出端与Qb连接；T13输入端与Qb连接；T15输入端与P连接；C1一极板与Q连接。上述技术方案通过改善Q点电位，使得Q点的电压不会因为晶体管的阈值电压偏负产生漏电而引起电位下降，这样GIP的输出波形就不会失真，显示屏显示效果得到优化。显示效果得到优化。显示效果得到优化。

【技术实现步骤摘要】
一种GIP电路


[0001]本技术涉及LCD显示屏领域，尤其涉及一种GIP电路。

技术介绍

[0002]对于显示屏来说，GIP电路的波形传输非常重要，它关系着面内画素是否可以正常工作。实际上，由于制程方面的不可控因素，GIP电路的晶体管阈值电压有可能小于0，此时就会对GIP电路的波形输出产生不良的影响，从而导致面内画素的异常工作，降低显示质量。

技术实现思路

[0003]为此，需要提供一种GIP电路，以克服因制程因素导致的阈值电压偏负引起的波形传输异常，从而提高显示屏的显示效果。
[0004]本申请提供来了一种GIP电路，包括晶体管：T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11、T12、T13、T14、T15和T16，还包括电容：C1；
[0005]所述T1的输入端与FW连接，所述T1的输出端与Qb节点连接，所述T1的控制端与Vg(n
‑
4)连接；
[0006]所述T2的输入端与Qb节点连接，所述T2的输出端与Q节点连接，所述T2的控制端与Vg(n
‑
4)连接；
[0007]所述T3的输入端与CK(n)连接，所述T3的输出端与P节点连接，所述T3的控制端与CK(n)连接；
[0008]所述T4的输入端与CK(n)连接，所述T4的输出端与Vg(n)连接，所述T4的控制端与Q节点连接；
[0009]所述T5的输入端与P节点连接，所述T5的输出端与VGL连接，所述T5的控制端与Q节点连接；
[0010]所述T6的输入端与Q节点连接，所述T6的输出端与Qb节点连接，所述T6的控制端与P节点连接；
[0011]所述T7的输入端与Qb节点连接，所述T7的输出端与VGL连接，所述T7的控制端与P节点连接；
[0012]所述T8的输入端与P节点连接，所述T8的输出端与VGL连接，所述T8的控制端与CK(n+4)连接；
[0013]所述T9的输入端与Q节点连接，所述T9的输出端与Qb节点连接，所述T9的控制端与Vg(n+4)连接；
[0014]所述T10的输入端与Qb节点连接，所述T10的输出端与BW连接，所述T10的控制端与Vg(n+4)连接；
[0015]所述T11的输入端与Vg(n)连接，所述T11的输出端与VGL连接，所述T11的控制端与P节点连接；
[0016]所述T12的输入端与Q节点连接，所述T12的输出端与Qb节点连接，所述T12的控制端与CLR连接；
[0017]所述T13的输入端与Qb节点连接，所述T13的输出端与VGL连接，所述T13的控制端与CLR连接；
[0018]所述T14的输入端与Vg(n)连接，所述T14的输出端与VGL连接，所述T14的控制端与CLR连接；
[0019]所述T15的输入端与P节点连接，所述T15的输出端与VGL连接，所述T15的控制端与CLR连接；
[0020]所述T16的输入端与Vg(n)连接，所述T16的输出端与VGL连接，所述T16的控制端与CK(n+4)连接；
[0021]所述C1一极板与Q节点连接，所述C1另一极板与Vg(n)连接。
[0022]进一步地，T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11、T12、T13、T14、T15和T16均为薄膜晶体管，且所述T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11、T12、T13、T14、T15和T16设置在显示面板上。
[0023]进一步地，所述显示面板为LCD显示面板。
[0024]进一步地，还包括子像素，Vg(n)与所述子像素连接。
[0025]进一步地，还包括驱动IC,CK(n)、CK(n+4)、Vg(n
‑
4)和Vg(n+4)与所述驱动IC连接。
[0026]区别于现有技术，上述技术方案通过改善Q点电位，使得Q点的电压不会因为晶体管的阈值电压偏负产生漏电而引起电位下降，这样GIP的输出波形就不会失真，显示屏显示效果得到优化。
附图说明
[0027]图1为所述一种GIP电路；
[0028]图2为所述一种GIP电路时序图。
具体实施方式
[0029]为详细说明技术方案的
技术实现思路
、构造特征、所实现目的及效果，以下结合具体实施例并配合附图详予说明。
[0030]请参阅图1至图2，本实施例提供了一种GIP电路，包括晶体管：T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11、T12、T13、T14、T15和T16，还包括电容：C1；所述T1的输入端与FW连接，所述T1的输出端与Qb节点连接，所述T1的控制端与Vg(n
‑
4)连接；所述T2的输入端与Qb节点连接，所述T2的输出端与Q节点连接，所述T2的控制端与Vg(n
‑
4)连接；所述T3的输入端与CK(n)连接，所述T3的输出端与P节点连接，所述T3的控制端与CK(n)连接；所述T4的输入端与CK(n)连接，所述T4的输出端与Vg(n)连接，所述T4的控制端与Q节点连接；所述T5的输入端与P节点连接，所述T5的输出端与VGL连接，所述T5的控制端与Q节点连接；所述T6的输入端与Q节点连接，所述T6的输出端与Qb节点连接，所述T6的控制端与P节点连接；所述T7的输入端与Qb节点连接，所述T7的输出端与VGL连接，所述T7的控制端与P节点连接；所述T8的输入端与P节点连接，所述T8的输出端与VGL连接，所述T8的控制端与CK(n+4)连接；所述T9的输入端与Q节点连接，所述T9的输出端与Qb节点连接，所述T9的控制端与Vg(n+4)连接；所
述T10的输入端与Qb节点连接，所述T10的输出端与BW连接，所述T10的控制端与Vg(n+4)连接；所述T11的输入端与Vg(n)连接，所述T11的输出端与VGL连接，所述T11的控制端与P节点连接；所述T12的输入端与Q节点连接，所述T12的输出端与Qb节点连接，所述T12的控制端与CLR连接；所述T13的输入端与Qb节点连接，所述T13的输出端与VGL连接，所述T13的控制端与CLR连接；所述T14的输入端与Vg(n)连接，所述T14的输出端与VGL连接，所述T14的控制端与CLR连接；所述T15的输入端与P节点连接，所述T15的输出端与VGL连接，所述T15的控制端与CLR连接；所述T16的输入端与Vg(n)连接，所述T16的输出端与VGL连接，所述T16的控制端与CK(n+4)连接；所述C1一极板与Q节点连接，所述C1另一极板与Vg(n)连接。需要说明的是，在本申请中的晶体管可以为P型或者为N型，即，在N型晶体管中输入端为漏极，输出端为源极；在P型晶体管中输入端为源极，输出端为漏极；且不论哪种晶体管控制端均为栅极。Vg(n)为输出电压，且Vg(n)与一个像素点连接；CK为时钟信号线。
[0031]本申请中Vg(n)表示某一行的第n个本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种GIP电路，其特征在于，包括晶体管：T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11、T12、T13、T14、T15和T16，还包括电容：C1；所述T1的输入端与FW连接，所述T1的输出端与Qb节点连接，所述T1的控制端与Vg(n
‑
4)连接；所述T2的输入端与Qb节点连接，所述T2的输出端与Q节点连接，所述T2的控制端与Vg(n
‑
4)连接；所述T3的输入端与CK(n)连接，所述T3的输出端与P节点连接，所述T3的控制端与CK(n)连接；所述T4的输入端与CK(n)连接，所述T4的输出端与Vg(n)连接，所述T4的控制端与Q节点连接；所述T5的输入端与P节点连接，所述T5的输出端与VGL连接，所述T5的控制端与Q节点连接；所述T6的输入端与Q节点连接，所述T6的输出端与Qb节点连接，所述T6的控制端与P节点连接；所述T7的输入端与Qb节点连接，所述T7的输出端与VGL连接，所述T7的控制端与P节点连接；所述T8的输入端与P节点连接，所述T8的输出端与VGL连接，所述T8的控制端与CK(n+4)连接；所述T9的输入端与Q节点连接，所述T9的输出端与Qb节点连接，所述T9的控制端与Vg(n+4)连接；所述T10的输入端与Qb节点连接，所述T10的输出端与BW连接，所述T10的控制端与Vg(n+4)连接；所述T11的输入端与Vg(n)连接，所述T11的输出端与VGL连接，所...

【专利技术属性】
技术研发人员：谢建峰，
申请(专利权)人：福建华佳彩有限公司，
类型：新型
国别省市：