基于恢复时钟的FPGA芯片时钟域同步方法及相关设备技术

本发明专利技术公开了一种基于恢复时钟的FPGA芯片时钟域同步方法、系统及存储介质，应用于FPGA芯片，FPGA芯片包括SerDes接收模块和时钟选择模块，方法包括：SerDes接收模块从对端发送的数字信号中提取出恢复时钟，在确定恢复时钟稳定后，对恢复时钟进行时钟去抖及生成锁定信号，并将锁定信号及去抖的恢复时钟输出至时钟选择模块；时钟选择模块在接收到锁定信号时，将接收到恢复时钟设置为工作参考时钟，以使FPGA芯片中的其他模块利用工作参考时钟对数字信号进行片内数据传输；本发明专利技术采用时钟选择模块将FPGA芯片中的工作参考时钟统一为恢复时钟，可确保片内数据传输无需时钟域转换，进而有效减小数据穿越时延。进而有效减小数据穿越时延。进而有效减小数据穿越时延。

【技术实现步骤摘要】
基于恢复时钟的FPGA芯片时钟域同步方法及相关设备


[0001]本专利技术涉及FPGA芯片领域，特别涉及一种基于恢复时钟的FPGA芯片时钟域同步方法、系统及存储介质。

技术介绍

[0002]随着金融科技的不断发展，金融领域对低延迟交易的需求日益强烈。基于传统软件加速技术所带来的延迟收益在毫秒级别，越来越难以满足各类交易处理和响应的需求。因此基于FPGA硬件并行加速的技术逐渐进入证券交易领域，成为金融科技领域的新趋势。
[0003]相关技术中，FPGA芯片内部的各模块相互独立，分别使用各自的时钟域进行数据传输，而模块之间则采用异步FIFO缓存进行时钟域转换。上述方式在进行每一次模块之间的数据传输时都需要时钟域转换，增加了片内的传输时延并降低了FPGA芯片整体的数据响应及处理效率，影响FPGA芯片在金融领域的低时延应用效果。

技术实现思路

[0004]本专利技术的目的是提供一种基于恢复时钟的FPGA芯片时钟域同步方法、系统及存储介质，可采用时钟选择模块统一FPGA芯片中的工作参考时钟，进而确保模块间数据传输时无需时钟域转换，最终可有效提升片内数据传输效率。
[0005]为解决上述技术问题，本专利技术提供一种基于恢复时钟的FPGA芯片时钟域同步方法，应用于FPGA芯片，所述FPGA芯片包括SerDes接收模块和时钟选择模块，所述方法包括：
[0006]所述SerDes接收模块从对端发送的数字信号中提取出恢复时钟，在确定所述恢复时钟稳定后，对所述恢复时钟进行时钟去抖及生成锁定信号，并将所述锁定信号及去抖的恢复时钟输出至所述时钟选择模块；
[0007]所述时钟选择模块在接收到所述锁定信号时，将接收到的恢复时钟设置为工作参考时钟，以使所述FPGA芯片中的其他模块利用所述工作参考时钟对所述数字信号进行片内数据传输。
[0008]可选地，所述FPGA芯片还包括SerDes发送模块，在将接收到的恢复时钟设置为工作参考时钟之后，还包括：
[0009]所述SerDes发送模块利用所述工作参考时钟将所述其他模块生成的数字信号发送至所述对端。
[0010]可选地，在所述SerDes接收模块从对端发送的数字信号中提取出恢复时钟之前，还包括：
[0011]在所述FPGA芯片上电时，所述时钟选择模块将所述FPGA芯片的默认参考时钟设置为初始化参考时钟，以使所述FPGA芯片中的各模块利用所述初始化参考时钟进行初始化；
[0012]所述SerDes接收模块在完成所述初始化后执行所述从对端发送的数字信号中提取出恢复时钟的步骤。
[0013]可选地，所述对所述恢复时钟进行时钟去抖，将去抖的恢复时钟输出至所述时钟
选择模块，包括：
[0014]所述SerDes接收模块将所述恢复时钟输出至片外时钟芯片；
[0015]所述片外时钟芯片对所述恢复时钟进行所述时钟去抖，并将完成所述时钟去抖的恢复时钟输出至所述时钟选择模块。
[0016]可选地，所述时钟选择模块利用所述FPGA芯片的PLL模块或SerDes重配置接口实现。
[0017]本专利技术还提供一种基于恢复时钟的FPGA芯片时钟域同步系统，包括FPGA芯片，所述FPGA芯片包括SerDes接收模块和时钟选择模块，其中，
[0018]所述SerDes接收模块，用于从对端发送的数字信号中提取出恢复时钟，在确定所述恢复时钟稳定后，对所述恢复时钟进行时钟去抖及生成锁定信号，并将所述锁定信号及去抖的恢复时钟输出至所述时钟选择模块；
[0019]所述时钟选择模块，用于在接收到所述锁定信号时，将接收到的恢复时钟设置为工作参考时钟，以使所述FPGA芯片中的其他模块利用所述工作参考时钟对所述数字信号进行片内数据传输。
[0020]可选地，所述FPGA芯片还包括SerDes发送模块，其中，
[0021]所述SerDes发送模块，用于利用所述工作参考时钟将所述其他模块生成的数字信号发送至所述对端。
[0022]可选地，
[0023]所述时钟选择模块，还用于在所述FPGA芯片上电时，将所述FPGA芯片的默认参考时钟设置为初始化参考时钟，以使所述FPGA芯片中的各模块利用所述初始化参考时钟进行初始化；
[0024]所述SerDes接收模块，还用于在完成所述初始化后执行所述从对端发送的数字信号中提取出恢复时钟的步骤。
[0025]可选地，还包括：片外时钟芯片，其中，
[0026]所述SerDes接收模块，还用于将所述恢复时钟输出至所述片外时钟芯片；
[0027]所述片外时钟芯片，用于对所述恢复时钟进行时钟去抖，并将完成所述时钟去抖的恢复时钟输出至所述时钟选择模块。
[0028]本专利技术还提供一种存储介质，所述存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如上述所述的基于恢复时钟的FPGA芯片时钟域同步方法的步骤。
[0029]本专利技术一种FPGA芯片时钟域同步方法，应用于FPGA芯片，所述FPGA芯片包括SerDes接收模块和时钟选择模块，所述方法包括：所述SerDes接收模块从对端发送的数字信号中提取出恢复时钟，并在确定所述恢复时钟稳定后，对所述恢复时钟进行时钟去抖及生成锁定信号，最后将所述锁定信号及去抖的恢复时钟输出至所述时钟选择模块；所述时钟选择模块在接收到所述锁定信号时，将接收到的恢复时钟设置为工作参考时钟，以使所述FPGA芯片中的其他模块利用所述工作参考时钟对所述数字信号进行片内数据传输。
[0030]可见，本方法首先采用时钟选择模块统一FPGA芯片中各模块的工作参考时钟，使得各模块的工作参考时钟同步，进而可确保模块间在进行数据传输时无需进行时钟域转换，能够有效避免相关技术中进行片内数据传输时存在的时钟域转换操作，降低了FPGA芯片内部的数据传输时延并提升数据传输效率；同时，本方法中的工作参考时钟从对端发送
的数字信号中提取得到，不仅可确保该数字信号无需进行时钟域转换，便可被FPGA芯片接收并在片内进行数据传输，进而数字信号在片内的传输效率，同时也可以确保FPGA芯片直接依照对端的信号传输情况进行工作，进一步降低了FPGA芯片内部的数据传输时延并提片内数据传输效率，提升了FPGA芯片整体的数据的响应及处理效率，确保FPGA芯片更好地适应金融领域的低时延需求。本专利技术还提供一种基于恢复时钟的FPGA芯片时钟域同步系统及存储介质，具有上述有益效果。
附图说明
[0031]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
[0032]图1为本专利技术实施例所提供的现有技术中一种FPGA时钟域设置的示意图；
[0033]图2为本专利技术实施例所提供的一种基于恢复时钟的FPGA芯片时钟域同步方法的流程图；...

【技术保护点】

【技术特征摘要】
1.一种基于恢复时钟的FPGA芯片时钟域同步方法，应用于FPGA芯片，其特征在于，所述FPGA芯片包括SerDes接收模块和时钟选择模块，所述方法包括：所述SerDes接收模块从对端发送的数字信号中提取出恢复时钟，在确定所述恢复时钟稳定后，对所述恢复时钟进行时钟去抖及生成锁定信号，并将所述锁定信号及去抖的恢复时钟输出至所述时钟选择模块；所述时钟选择模块在接收到所述锁定信号时，将接收到的恢复时钟设置为工作参考时钟，以使所述FPGA芯片中的其他模块利用所述工作参考时钟对所述数字信号进行片内数据传输。2.根据权利要求1所述的基于恢复时钟的FPGA芯片时钟域同步方法，其特征在于，所述FPGA芯片还包括SerDes发送模块，在将接收到的恢复时钟设置为工作参考时钟之后，还包括：所述SerDes发送模块利用所述工作参考时钟将所述其他模块生成的数字信号发送至所述对端。3.根据权利要求1所述的基于恢复时钟的FPGA芯片时钟域同步方法，其特征在于，在所述SerDes接收模块从对端发送的数字信号中提取出恢复时钟之前，还包括：在所述FPGA芯片上电时，所述时钟选择模块将所述FPGA芯片的默认参考时钟设置为初始化参考时钟，以使所述FPGA芯片中的各模块利用所述初始化参考时钟进行初始化；所述SerDes接收模块在完成所述初始化后执行所述从对端发送的数字信号中提取出恢复时钟的步骤。4.根据权利要求1所述的基于恢复时钟的FPGA芯片时钟域同步方法，其特征在于，所述对所述恢复时钟进行时钟去抖，将去抖的恢复时钟输出至所述时钟选择模块，包括：所述SerDes接收模块将所述恢复时钟输出至片外时钟芯片；所述片外时钟芯片对所述恢复时钟进行所述时钟去抖，并将完成所述时钟去抖的恢复时钟输出至所述时钟选择模块。5.根据权利要求1所述的基于恢复时钟的FPGA芯片时钟域同步方法，其特征在于，所述时钟选择模块利用所述FPGA芯...

【专利技术属性】
技术研发人员：顾焕峰，贾辉，
申请(专利权)人：盛立安元科技杭州股份有限公司，
类型：发明
国别省市：