一种低擦除损伤的擦除方法、装置、电子设备及存储介质制造方法及图纸

本发明专利技术公开了一种低擦除损伤的擦除方法、装置、电子设备及存储介质，其中，方法：在对NOR FLASH进行擦除操作时，错开对芯片中存储单元进行擦除操作的正高压和负高压的建立时间点和/或释放时间点；该方法包含了两个阶段的操作以降低擦除操作的损伤，两个阶段的操作单独使用或同时使用，均可有效地避免正高压与负高压之间产生过大的压差而损伤MOS器件，从而可有效降低NOR FLASH擦除过程中器件产生的损伤。伤。伤。

【技术实现步骤摘要】
一种低擦除损伤的擦除方法、装置、电子设备及存储介质


[0001]本申请涉及芯片
，具体而言，涉及一种低擦除损伤的擦除方法、装置、电子设备及存储介质。

技术介绍

[0002]在对NOR FLASH芯片的读写擦操作当中，因为擦除操作过程中使用到的电压差最高，尤其是擦除操作建立时，芯片内部的正负高压建立的过程，因为一些类似电容耦合的作用，瞬间可能产生较高的电压差，可能对芯片内部高压器件造成损伤，会增加芯片的待机功耗，严重时会影响芯片的功能和性能，尤其是在NOR FLASH芯片工艺特征尺寸日益缩小之后，这个问题更加明显。虽然在产品出货前的测试可以通过压力测试对可能出现此问题的芯片进行筛除，但随之而来的是带来测试良率的损失，提高了芯片的成本，所以从源端解决此问题出现的设计方法迫在眉睫。
[0003]具体地，NOR FLASH芯片擦除时需通过字线对选中擦除和未选中擦除的存储单元施加相应的电压以进行针对性擦除，存储单元的对应Bulk端还具有7
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10V的电压Vbulk，即选中擦除的存储单元上施加了Bulk电压和负高压，未选中擦除的存储单元上施加了Bulk电压和正高压，如图1所示，在进行储存单元擦除过程中，NOR FLASH字线解码电路中，正高压VPP_WL和负高压Vneg会加在字线解码电路的高压NMOS（HV MOS）和高压PMOS（HV PMOS）的源漏两端；而在擦除电压建立的过程中，正高压VPP_WL建立初期会伴随Vbulk电压上升建立而被耦合上升至高于目标电压的电压值，且由于正高压VPP_WL和负高压Vneg是同时建立的，在负高压Vneg达到最低电压值时，正高压VPP_WL仍未下降至目标电压，此时正高压VPP_WL和负高压Vneg之间的压差最大，该压差值接近或超出高压MOS器件的击穿电压，会对高压MOS器件带来损伤，而大大减少NOR Flash擦除编程循环次数。
[0004]另外，在擦除电压结束的过程中，存储单元的字线端正高压Vneg和Bulk电压Vbulk之间有一个的等效电容，在擦除电压发电过程中，Vneg随着Vbulk电压快速放电而被耦合到更负的一个电压，直到Vbulk放电结束。而正高压VPP_WL也会因为Bulk电压Vbulk放电而被耦合到更低的电压，但正高压VPP_WL和Bulk电压Vbulk之间的电容较大，VPP_WL被耦合下来的电压差没有Vneg被耦合下来的电压差大，另外，通常正高压VPP_WL切换到供电电压VCC电压值的速度也较快，因此，在擦除电压结束瞬间，正高压VPP_WL和负高压Vbulk之间的压差会瞬间增大，该压差值接近或超出高压MOS器件的击穿电压，会对高压MOS器件带来损伤，而大大减少NOR Flash擦除编程循环次数。
[0005]针对上述问题，目前尚未有有效的技术解决方案。

技术实现思路

[0006]本申请实施例的目的在于提供一种低擦除损伤的擦除方法、装置、电子设备及存储介质，有效降低擦除电压对高压MOS器件产生的损伤。
[0007]第一方面，本申请实施例提供了一种低擦除损伤的擦除方法，用于NOR FLASH擦除
操作，所述方法包括：在对NOR FLASH进行擦除操作时，错开对芯片中存储单元进行擦除操作的正高压和负高压的建立时间点和/或释放时间点。
[0008]所述的一种低擦除损伤的擦除方法，其中，错开对芯片中存储单元进行擦除操作的正高压和负高压的建立时间点的过程包括以下步骤：A1、配置并打开擦除使能信号；A2、建立用于对芯片中存储单元进行擦除操作的正高压和负高压，所述正高压建立时间点早于所述负高压建立时间点；A3、利用建立稳定后的正高压和负高压对相应存储单元进行擦除操作。
[0009]所述的一种低擦除损伤的擦除方法，其中，步骤A2中，所述擦除使能信号生效时同时开始所述正高压的建立。
[0010]所述的一种低擦除损伤的擦除方法，其中，所述正高压和所述负高压分别对应施加于选中擦除的存储单元和未选中擦除的存储单元。
[0011]所述的一种低擦除损伤的擦除方法，其中，错开对芯片中存储单元进行擦除操作的正高压和负高压的释放时间点的过程包括以下步骤：B1、在NOR FLASH擦除结束阶段且在擦除使能信号失效前，对负高压进行放电；B2、对存储单元Bulk端的Bulk电压进行第一次放电；B3、结束擦除使能信号使正高压上升至供电电压，以及使Bulk电压第二次放电至0V。
[0012]所述的一种低擦除损伤的擦除方法，其中，Bulk电压第一次放电至供电电压等值大小。
[0013]所述的一种低擦除损伤的擦除方法，其中，负高压放电至0V。
[0014]第二方面，本申请实施例还提供了一种低擦除损伤的擦除装置，用于NOR FLASH擦除操作，包括：使能信号模块，用于配置并打开、关闭擦除使能信号；电压模块，用于对存储单元提供擦除操作所需的各类电压；错开模块，用于错开擦除操作的正高压和负高压的建立时间点和释放时间点；所述根据使能信号模块打开或关闭擦除使能信号可对应地开始或结束擦除操作，所述错开模块配在对应操作阶段可错开电压模块提供的正高压和负高压的建立时间点和/或释放时间点。
[0015]第三方面，本申请实施例还提供了一种电子设备，包括处理器以及存储器，所述存储器存储有计算机可读取指令，当所述计算机可读取指令由所述处理器执行时，运行如上述第一方面提供的所述方法中的步骤。
[0016]第四方面，本申请实施例还提供了一种存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时运行如上述第一方面提供的所述方法中的步骤。
[0017]由上可知，本申请实施例提供的一种低擦除损伤的擦除方法、装置、电子设备及存储介质，其中，方法包含了两个阶段的操作以降低擦除操作的损伤，两个阶段的操作单独使用或同时使用，均可有效地避免正高压与负高压之间产生过大的压差而损伤MOS器件，从而可有效降低NOR FLASH擦除过程中器件产生的损伤。
附图说明
[0018]图1为NOR FLASH字线解码电路的结构示意图。
[0019]图2为本申请实施例提供的一些实施例中的一种低擦除损伤的擦除方法中在擦除电压建立阶段错开正高压和负高压建立时间点的流程图。
[0020]图3为错开正高压和负高压建立时间点的电压变化图。
[0021]图4为本申请实施例提供的一些实施例中的低擦除损伤的擦除方法单独使用擦除电压建立时间点错开方式时的流程图。
[0022]图5为本申请实施例提供的一种低擦除损伤的擦除方法中在擦除电压建立阶段错开正高压和负高压释放时间点的流程图。
[0023]图6为错开正高压和负高压释放时间点的电压变化图。
[0024]图7为本申请实施例提供的一些实施例中的低擦除损伤的擦除方法单独使用擦除电压释放时间点错开方式时的流程图。
[0025]图8为本申请实施例提供的一些实施例中的低擦除损伤的擦除装置的结构示意图。
[0026]图9为在擦除电压建立阶段中降低擦除损伤的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种低擦除损伤的擦除方法，用于NOR FLASH擦除操作，其特征在于，所述方法包括：在对NOR FLASH进行擦除操作时，错开对芯片中存储单元进行擦除操作的正高压和负高压的建立时间点和/或释放时间点。2.根据权利要求1中所述的一种低擦除损伤的擦除方法，其特征在于，错开对芯片中存储单元进行擦除操作的正高压和负高压的建立时间点的过程包括以下步骤：A1、配置并打开擦除使能信号；A2、建立用于对芯片中存储单元进行擦除操作的正高压和负高压，所述正高压建立时间点早于所述负高压建立时间点；A3、利用建立稳定后的正高压和负高压对相应存储单元进行擦除操作。3.根据权利要求2中所述的一种低擦除损伤的擦除方法，其特征在于，步骤A2中，所述擦除使能信号生效时同时开始所述正高压的建立。4.根据权利要求1中所述的一种低擦除损伤的擦除方法，其特征在于，所述正高压和所述负高压分别对应施加于选中擦除的存储单元和未选中擦除的存储单元。5.根据权利要求1中所述的一种低擦除损伤的擦除方法，其特征在于，错开对芯片中存储单元进行擦除操作的正高压和负高压的释放时间点的过程包括以下步骤：B1、在NOR FLASH擦除结束阶段且在擦除使能信号失效前，对负高压进行放电；B2、对存储单元Bulk端的B...

【专利技术属性】
技术研发人员：温靖康，蒋丁，鲍奇兵，王振彪，刘梦，
申请(专利权)人：芯天下技术股份有限公司，
类型：发明
国别省市：