半导体器件及其制造方法技术

本发明专利技术涉及一种半导体器件及其制造方法。提供了一种半导体器件，包括：具有鳍的半导体衬底；与鳍相交的栅极以及位于栅极两侧的鳍内的源区和漏区；分别在源区和漏区处形成且与源区和漏区相接触的金属硅化物；其中在所述金属硅化物与源区、漏区接触的界面处存在能够降低金属硅化物与源区、漏区之间的肖特基势垒高度的杂质掺杂物。所提供的半导体器件能够降低金属硅化物与源区、漏区之间的肖特基势垒高度，进而减小接触的比电阻。进而减小接触的比电阻。进而减小接触的比电阻。

【技术实现步骤摘要】
半导体器件及其制造方法
[0001]本申请为分案申请，母案申请号为201710017569.2，申请日为2017
‑
01
‑
10，专利技术名称为：半导体器件及其制造方法。


[0002]本公开涉及半导体领域，具体地，涉及一种半导体器件及其制造方法。

技术介绍

[0003]随着平面型半导体器件的尺寸越来越小，短沟道效应愈加明显。为此，提出了立体型半导体器件如FinFET(鳍式场效应晶体管)。一般而言，FinFET包括在衬底上竖直形成的鳍以及与鳍相交的栅极。
[0004]随着FinFET的尺寸越来越小，其源漏串联寄生电阻对整个器件的性能影响越来越大。为了提高器件性能，需要进一步降低源漏串联寄生电阻。同时，因为随着FinFET的尺寸越来越小，源、漏区的接触电阻在整个源漏串联寄生电阻中占比越来越大，所以降低源、漏区的接触电阻将显著地降低源漏串联寄生电阻。因此，进一步降低接触的比电阻(ρ
c
)将是本领域技术人员一直追求的目标。
[0005]在目前的主流FinFET工艺中，一般采用金属硅化物/硅接触来形成源、漏区的接触，例如，采用硅化钛(TiSi
x
)与n型掺杂硅(n
‑
Si)形成源、漏区的TiSi
x
/n
‑
Si接触。
[0006]为了进一步降低金属硅化物/硅接触的比电阻(ρ
c
)，在目前的主流工艺中，本领域技术人员提高硅中的掺杂浓度以降低金属硅化物/硅接触的比电阻(ρ
c
)，即采用各种方法(例如，原位掺杂P(Si：P)、动态表面退火(DSA)等)提高杂质激活浓度，从而降低金属硅化物/硅接触的比电阻(ρ
c
)。而事实上，由于金属硅化物/硅接触是一种肖特基接触，因此，肖特基势垒高度也显著地影响比电阻(ρ
c
)的大小。例如，TiSi
x
/n
‑
Si接触的费米能级钉扎在带隙中间，因此对电子的肖特基势垒高度较高，为0.6eV左右。因此，较高的肖特基势垒高度阻止了金属硅化物/硅接触的比电阻(ρ
c
)的进一步降低。
[0007]因此，存在提供一种降低了金属硅化物与源、漏区之间的肖特基势垒高度的半导体器件的需要。

技术实现思路

[0008]有鉴于此，本公开的目的至少部分地在于提供一种降低了金属硅化物与源、漏区之间的肖特基势垒高度的半导体器件及其制造方法。
[0009]根据本公开的一方面，提供了一种半导体器件，包括：具有鳍的半导体衬底；与鳍相交的栅极以及位于栅极两侧的鳍内的源区和漏区；分别在源区和漏区处形成且与源区和漏区相接触的金属硅化物；其中在所述金属硅化物与源区、漏区接触的界面处存在能够降低金属硅化物与源区、漏区之间的肖特基势垒高度的杂质掺杂物。
[0010]进一步地，所述杂质掺杂物包括选自以下组中的至少一个：C、Ge、N、P、As、O、S、Se、Te、F、Cl。
[0011]根据本公开的另一方面，提供了一种制造半导体器件的方法，包括：在半导体衬底上形成鳍；形成与鳍相交的栅极；在栅极两侧的鳍内形成源区和漏区；在鳍上沉积电介质；刻蚀电介质以分别在源区和漏区上方形成接触沟槽，从而露出源区和漏区的至少部分上表面；通过接触沟槽对露出的至少部分上表面进行非晶化处理；通过接触沟槽对露出的至少部分上表面进行杂质掺杂物注入；在杂质掺杂物注入之后，在接触沟槽中沉积金属，并且执行退火以形成金属硅化物，其中杂质掺杂物能够降低金属硅化物与源区、漏区之间的肖特基势垒高度。
[0012]进一步地，在退火期间，注入的杂质掺杂物在金属硅化物与源区、漏区的界面处析出，从而降低金属硅化物与源区、漏区之间的肖特基势垒高度。
[0013]进一步地，在非晶化处理后形成的非晶硅区的深度小于等于10nm。
[0014]进一步地，在退火之后，非晶硅通过与所沉积的金属反应和/或固态相外延重新生长(SPER)而消失。
[0015]根据本公开的实施例，在金属硅化物和源区、漏区的硅之间的肖特基势垒高度由于在其接触界面处的杂质掺杂物的存在而降低，从而降低了接触的比电阻，进而减小了源漏串联寄生电阻，提高了器件性能。
附图说明
[0016]通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
[0017]图1示出了根据现有技术的示例FinFET；
[0018]图2
‑
10是示出了根据本公开实施例的沿图1中的A
‑
A
’
方向得到的制造半导体器件的流程中多个阶段的示意截面图。
[0019]贯穿附图，相同的附图标记表示相同的部件。
具体实施方式
[0020]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0021]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0022]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
[0023]图1中示出了现有技术的示例FinFET的透视图。如图1所示，该FinFET包括：衬底101；在衬底101上形成的鳍102；与鳍102相交的栅极103，栅极103与鳍102之间设有栅介质
层；以及隔离层。在该示例中，鳍102与衬底101一体，由衬底101的一部分构成。在该FinFET中，在栅极103的控制下，可以在鳍102中具体地在鳍102的三个侧壁(图中左、右侧壁以及顶壁)中产生导电沟道，如图1中箭头所示。也即，鳍102位于栅极103之下的部分充当沟道区，源区、漏区则分别位于沟道区两侧。
[0024]根据本公开的实施例，提供了一种包括鳍的半导体器件(例如，FinFET，特别是3D FinFET)。该半导体器件可以包括：具有鳍的半导体衬底；与鳍相交的栅极以及位于栅极两侧的鳍内的源区和漏区；分别在源区和漏区处形成且与源区和漏区相接触的金属硅化物。在所述金属硅化物与源区、漏区接触的界面处存在能够降低金属硅化物与源区、漏区之间的肖特基势垒高度的杂质掺杂物。
[0025]杂质掺杂物在金属硅化物与源区、漏区的界面处析出，从而降低金属硅化物与源区、本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其中，包括：具有鳍的半导体衬底；与鳍相交的栅极以及位于栅极两侧的鳍内的源区和漏区，所述源区和漏区包括n型掺杂的硅；分别在源区和漏区的至少部分上表面形成且与源区和漏区相接触的金属硅化物；其中，在源漏区域形成接触金属硅化物之前进行非晶化处理，以形成在源区和漏区内的非晶化区，所述金属硅化物是通过在非晶化区进行杂质掺杂物注入后沉积金属并退火之后形成的，其中所述杂质掺杂物存在于所述金属硅化物与源区、漏区接触的界面处，能够降低金属硅化物与源区、漏区之间的肖特基势垒高度；进行杂质掺杂物注入的注入能量在0.5keV至5keV之间。2.根据权利要求1所述的半导体器件，其中，所述杂质掺杂物包括选自以下组中的至少一个：C、Ge、N、P、As、O、S、Se、Te、F、Cl。3.根据权利要求1所述的半导体器件，其中，所述栅极包括高K栅介质和金属栅导体。4.根据权利要求1所述的半导体器件，其中，所述金属硅化物包括硅化钛。5.一种制造半导体器件的方法，其中，包括：在半导体衬底上形成鳍；形成与鳍相交的栅极；在栅极两侧的鳍内形成源区和漏区，所述源区和漏区包括n型掺杂的硅；在鳍上沉积电介质；刻蚀电介质以分别在源区和漏区上方形成接触沟槽，从而露出源区和漏区的至少部分上表面；通过接触沟槽对露出的至少部分上表面进行非晶化处理；通过接触沟槽对露出的至少部分上表面进行杂质掺杂物注入；在杂质掺杂物注入之后，在接触沟槽中沉积金属，并且执行退火以形成金属硅化物；其中杂质掺杂物能够降低金属硅化物与源区、漏区之间的肖...

【专利技术属性】
技术研发人员：罗军，赵超，刘实，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：