半导体装置制造方法及图纸

半导体装置具有半导体部、半导体部的背面侧的第一电极、表面侧的第二电极、以及半导体部和第二电极之间的控制电极。第二电极包括在半导体部中延伸的第一接触部和与半导体部的表面接触的第二接触部。半导体部包括第一导电型的第一层、第二导电型的第二层和第一导电型的第三层。第二层设置于第一层和第二电极之间。第三层设置于第二层和第二电极之间，与第一接触部及第二接触部接触。第一接触部在排列于第一方向的第一位置及第二位置，分别具有第二方向上的第一宽度和第二方向上的第二宽度，第一位置位于第一电极和第二位置之间，第一宽度比第二宽度宽，第一方向从第一电极朝向第二电极，第二方向沿着半导体部的表面从控制电极朝向第一接触部。朝向第一接触部。朝向第一接触部。

【技术实现步骤摘要】
半导体装置
[0001]本申请以第2020－46499号日本专利申请(申请日：2020年3月17日)为基础并对其主张优先权。本申请通过引用该原专利申请而包含其全部内容。


[0002]实施方式涉及半导体装置。

技术介绍

[0003]电力用半导体装置要求降低接通电阻。

技术实现思路

[0004]实施方式提供一种降低了接通电阻的半导体装置。
[0005]有关实施方式的半导体装置具有半导体部、在所述半导体部的背面侧设置的第一电极、在所述半导体部的表面侧设置的第二电极、以及在所述半导体部和所述第二电极之间设置的控制电极。所述第二电极包括在所述半导体部中延伸的第一接触部和与所述半导体部的所述表面接触的第二接触部。所述控制电极配置于在所述半导体部设置的沟槽的内部，通过第一绝缘膜从所述半导体部电气绝缘，通过第二绝缘膜从所述第二电极电气绝缘。所述半导体部包括第一导电型的第一层、第二导电型的第二层和所述第一导电型的第三层。所述第一层在所述第一电极和所述第二电极之间延伸，所述沟槽具有从所述半导体部的所述表面到达所述第一层的深度。所述第二层设置于所述第一层和所述第二电极之间，隔着所述第一绝缘膜与所述控制电极面对。所述第一接触部从所述半导体部的所述表面延伸到所述第二层中。所述第三层设置于所述第二层和所述第二电极之间，与所述第一绝缘膜、所述第一接触部及所述第二接触部接触，并与所述第二电极电连接。所述第一接触部在排列于第一方向上的第一位置及第二位置分别具有第二方向上的第一宽度和所述第二方向上的第二宽度，所述第一位置位于所述第一电极和所述第二位置之间，所述第一宽度比所述第二宽度宽，所述第一方向从所述第一电极朝向所述第二电极，所述第二方向沿着所述半导体部的所述表面从所述控制电极朝向所述第一接触部。
附图说明
[0006]图1是表示有关实施方式的半导体装置的示意剖面图。
[0007]图2是表示有关实施方式的半导体装置的特性的示意剖面图。
[0008]图3(a)～图7(b)是表示有关实施方式的半导体装置的制造过程的示意剖面图。
[0009]图8(a)及(b)是表示有关实施方式的变形例的半导体装置的示意剖面图。
[0010]图9(a)及(b)是表示有关实施方式的另一变形例的半导体装置的示意剖面图。
[0011]图10(a)及(b)是表示有关比较例的半导体装置的示意剖面图。
具体实施方式
[0012]下面，参照附图对实施方式进行说明。对于附图中的相同部分标注相同的标号，并适当省略其详细说明，对不同的部分进行说明。另外，附图是示意性或者概念性的图，各部分的厚度和宽度的关系、各部分间的尺寸的比例等不一定与实际状况相同。并且，即使是表示相同部分的情况下，也存在根据附图而将相互的尺寸和比例表示得不同的情况。
[0013]另外，使用在各附图中示出的X轴、Y轴及Z轴来说明各部分的配置及结构。X轴、Y轴、Z轴相互正交，分别表示X方向、Y方向、Z方向。并且，有时设Z方向为上方、设其相反方向为下方进行说明。
[0014]图1是表示有关实施方式的半导体装置1的示意剖面图。半导体装置1例如是沟槽栅型MOSFET。
[0015]如图1所示，半导体装置1具有半导体部10、第一电极(以下称为漏极电极20)、第二电极(以下称为源极电极30)和控制电极(以下称为栅极电极40)。半导体部10例如是硅。
[0016]漏极电极20设置于半导体部10的背面侧。漏极电极20是包含铝或者金等的金属层。
[0017]源极电极30设置于半导体部10的表面侧。即，半导体部10设置于漏极电极20和源极电极30之间。
[0018]源极电极30例如是具有包括第一金属层31、第二金属层33和第三金属层35的层叠构造的金属层。第一金属层31、第二金属层33及第三金属层35按顺序层叠于半导体部10的表面侧。
[0019]第一金属层31例如包含氮化钛(TiN)。第一金属层31位于半导体部10和第二金属层33之间。
[0020]第二金属层33例如包含钨(W)。第二金属层33位于第一金属层31和第三金属层35之间。
[0021]第三金属层35例如包含铝(Al)。第三金属层35例如设置成比将第一金属层31的层厚和第二金属层33的层厚相加得到的厚度厚。
[0022]源极电极30包括第一接触部30
P
和第二接触部30
F
。第一接触部30
P
在半导体部10中延伸。第二接触部30
F
与在相邻的层间绝缘膜45之间露出的半导体部10的表面接触。
[0023]栅极电极40在半导体部10和源极电极30之间，配置于在半导体部10设置的栅极沟槽GT的内部。栅极电极40通过第一绝缘膜(以下称为栅极绝缘膜43)从半导体部10电气绝缘。并且，栅极电极40通过第二绝缘膜(以下称为层间绝缘膜45)从源极电极30电气绝缘。
[0024]半导体部10包括第一导电型的第一层(以下称为n型漂移层11)、第二导电型的第二层(以下称为p型扩散层13)、第一导电型的第三层(以下称为n型源极层15)、第二导电型的第四层(以下称为p型接触层17)和第一导电型的第五层(以下称为n型缓冲层19)。
[0025]n型漂移层11在漏极电极20和源极电极30之间延伸。栅极沟槽GT具有从半导体部10的表面到达n型漂移层11的深度。
[0026]p型扩散层13设置于n型漂移层11和源极电极30之间，隔着栅极绝缘膜43与栅极电极40相对。
[0027]n型源极层15设置于p型扩散层13和源极电极30之间。n型源极层15位于第一接触部30
P
的侧面和栅极绝缘膜43之间。n型源极层15设置成与栅极绝缘膜43、第一接触部30
P
及
第二接触部30
F
接触。n型源极层15与源极电极30电连接。n型源极层15包含浓度比n型漂移层11的n型杂质的浓度高的n型杂质。
[0028]p型接触层17有选择地设置于p型扩散层13和源极电极30之间。p型接触层17设置于p型扩散层13和第一接触部30
P
之间。p型接触层17例如设置于p型扩散层13中。p型接触层17包含浓度比p型扩散层13的p型杂质的浓度高的p型杂质。
[0029]p型接触层17与第一接触部30
P
接触，并与源极电极30电连接。p型扩散层13经由p型接触层17与源极电极30电连接。
[0030]n型缓冲层19设置于n型漂移层11和漏极电极20之间。n型缓冲层19包含浓度比n型漂移层11的n型杂质的浓度高的n型杂质。漏极电极20例如与n型缓冲层19接触，而且与n型缓冲层19电连接。
[0031]如图1所示，源极电极30经由第一接触部30
P
及第二接触部30
F
与n型源极层15电连接。并且，源极电极30经由第一接触部30
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【技术保护点】

【技术特征摘要】
1.一种半导体装置，其具有：半导体部；第一电极，设置于所述半导体部的背面侧；第二电极，设置于所述半导体部的表面侧，包括在所述半导体部中延伸的第一接触部以及与所述半导体部的所述表面接触的第二接触部；以及控制电极，在所述半导体部和所述第二电极之间配置于在所述半导体部设置的沟槽的内部，通过第一绝缘膜从所述半导体部电气绝缘，通过第二绝缘膜从所述第二电极电气绝缘，所述半导体部包括第一导电型的第一层、第二导电型的第二层和所述第一导电型的第三层，所述第一层在所述第一电极和所述第二电极之间延伸，所述沟槽具有从所述半导体部的所述表面到达所述第一层的深度，所述第二层设置于所述第一层和所述第二电极之间，隔着所述第一绝缘膜与所述控制电极面对，所述第一接触部从所述半导体部的所述表面延伸到所述第二层中，所述第三层设置于所述第二层和所述第二电极之间，与所述第一绝缘膜、所述第一接触部及所述第二接触部接触，并与所述第二电极电连接，所述第一接触部在排列于第一方向的第一位置及第二位置，分别具有第二方向上的第一宽度和所述第二方向上的第二宽度，所述第一位置位于所述第一电极和所述第二位置之间，所述第一宽度比所述第二宽度宽，所述第一方向从所述第一电极朝向所述第二电极，所述第二方向沿着所述半导体部的所述表面从所述控制电极朝向所述第一接触部。2.根据权利要求1所述的半导体装置，其中，所述半导体部还包括所述第二导电型的第四层，所述第四层设置于所述第二层和所述第一接触部之间，并与所述第一接触部接触，包含浓度比所述第二层的第二导电型杂质的浓度高的第二导电型杂质，并与所述第二电极电连接。3.根据权利要求2所述的半导体装置，其中，所述半导体部的所述第四层位于所述第二层中，所述第二层经由所述第四层与所述第二电极电连接。4.根据权利要求2所述的半导体装置，其中，所述半导体部的第二层包括位于所述第四层和所述第一绝缘膜之间的部分。5.根据权利要求4所述的半导体装置，其中，所述半...

【专利技术属性】
技术研发人员：相田喜久夫，前山贤二，
申请(专利权)人：东芝电子元件及存储装置株式会社，
类型：发明
国别省市：