一种超低比导通电阻的LDMOS器件及其制造方法技术

本发明专利技术公开了一种超低比导通电阻的LDMOS器件及其制造方法，包括绝缘层以及位于其上方的第一种掺杂类型的半导体、分别位于半导体上表面的耐压层、氧化层和N

【技术实现步骤摘要】
一种超低比导通电阻的LDMOS器件及其制造方法


[0001]本专利技术涉及半导体
，具体涉及一种超低比导通电阻的LDMOS器件及其制造方法。

技术介绍

[0002]功率LDMOS由于其优越的开关性能、便于和低压逻辑器件集成等优势被广泛应用于中低压功率集成电路。传统结构虽然可以获得较低的比导通电阻，但是其耐压区多采用RESURF技术，该技术的耐压区需要横向耐压，从而元胞横向尺寸很大，比导通电阻较高，不利于系统效率的提高。

技术实现思路

[0003]为了解决上述技术问题，本专利技术提供了一种超低比导通电阻的LDMOS器件及其制造方法。
[0004]本专利技术解决上述技术问题的技术方案如下：一种超低比导通电阻的LDMOS器件，包括绝缘层、位于绝缘层上方的重掺杂的第一种掺杂类型的半导体、分别位于重掺杂的第一种掺杂类型的半导体上表面的耐压层、重掺杂的第一种导电类型的漏极连通区、氧化层和N
+
多晶硅分立栅、位于氧化层上方的N
+
多晶硅栅、位于耐压层上方的第二种掺杂类型的沟道体区、位于第二种掺杂类型的沟道体区上方且重掺杂的第一种掺杂类型的源极欧姆接触区、分别覆盖于源极欧姆接触区、栅氧化层、氧化层、N
+
多晶硅栅以及N
+
多晶硅分立栅上的钝化层、设置在沟道体区内并且和源极欧姆接触区接触的重掺杂的第二种掺杂类型的体接触区以及设置在钝化层上的源极金属，
[0005]源极金属分别和源极欧姆接触区以及体接触区接触，N
+r/>多晶硅栅和半导体区域之间设有栅氧化层，且栅氧化层分别与氧化层、沟道体区、耐压层及源极欧姆接触区相接触，源极金属还和所述多晶硅分立栅接触，钝化层还位于多晶硅栅和源极金属之间，氧化层的外围设置有漏极连通区，漏极连通区的上表面设置有源极欧姆接触区，且位于漏极连通区上表面的源极欧姆接触区的上方设置有漏极金属。
[0006]进一步地，耐压层沿其纵向为线性变掺杂，且其掺杂由靠近该器件的表面到衬底线性增大。
[0007]进一步地，耐压层沿其纵向为近似线性变掺杂，且其掺杂由靠近该器件的表面到衬底近似线性增大。
[0008]本专利技术还提供了一种超低比导通电阻的分立栅LDMOS器件的制造方法，包括以下步骤：
[0009]S1：首先在第一种或者第二种导电类型的起始半导体区进行一次外延，然后进行第一次第一种导电类型的离子注入；
[0010]S2：重复S1中外延和第一种导电类型的离子注入直至第N次外延和第N次第一种导电类型的离子注入完成，且N不小于2；
[0011]S3：光刻曝光刻槽区域，采用干法刻蚀一部分硅，刻蚀深度在1
‑
2um之间；随后淀积一层薄SiN，并对该SiN进行干法刻蚀，其刻蚀厚度不小于淀积的SiN的厚度，但保留槽侧壁的SiN不被刻蚀；
[0012]S4：继续干法刻蚀硅直至刻蚀深度达到第一种或者第二种导电类型的起始半导体区，离子注入第一种导电类型杂质形成第一种导电类型的重掺杂区域；去除光刻胶；然后，光刻曝光，采用斜角离子注入第一种导电类型杂质，在刻蚀出的深槽的一侧壁形成另一个第一种导电类型的重掺杂区域，该区域即为漏极连通区；
[0013]S5：通过热氧化形成氧化层，去除掩膜层以及去除侧壁SiN；再进行第二种导电类型的离子注入形成沟道体区，同时，在热氧化过程中S4中重掺杂的第一种导电类型杂质区域扩散覆盖掉原来的起始半导体区，同时另一种重掺杂第一种导电类型区域通过扩散将多次外延的区域变成一个整体的漏极连通区。并且，S2中通过多次离子注入的杂质扩散形成掺杂由表面向下线性或近似线性增加的耐压层；
[0014]S6：通过热氧化形成30nm
‑
100nm的牺牲氧化层，然后淀积N
+
多晶硅分立栅，并刻蚀N
+
多晶硅分立栅直至牺牲氧化层和氧化层裸露出来；
[0015]S7:刻蚀牺牲氧化层，然后热氧形成栅氧化层；淀积N+多晶硅栅，刻蚀N+多晶硅删直至沟道体区表面的栅氧化层裸露出来；随后重掺杂的第一种导电类型的离子注入形成源极欧姆接触区；
[0016]S8：淀积钝化层并光刻曝光，分别通过干法刻蚀钝化层、刻蚀栅氧化层及刻蚀硅，刻蚀硅深度0.3
‑
1um，然后重掺杂的第二种导电类型的离子注入形成体接触区；
[0017]S9：淀积金属，并和源极欧姆接触区、体接触区以及位于漏极连通区上表面的源极欧姆接触区接触；然后，光刻曝光，刻蚀金属，形成源极金属和漏极金属，退火形成合金。
[0018]一种超低比导通电阻的LDMOS器件的制造方法，包括以下步骤：
[0019]S1：在第一种导电类型或者第二种的起始半导体区上进行一次外延；
[0020]S2：进行N次不同注入能量和剂量的第一种导电类型的离子注入；且第一次注入的能量和剂量到第N次注入的能量和剂量逐渐降低；
[0021]S3：光刻曝光刻槽区域，采用干法刻蚀一部分硅，刻蚀深度在1
‑
2um之间；随后淀积一层薄SiN，并对该SiN进行干法刻蚀，其刻蚀厚度不小于淀积的SiN的厚度，但保留槽侧壁的SiN不被刻蚀；
[0022]S4：继续干法刻蚀硅直至刻蚀深度达到所述第一种导电类型或者第二种的起始半导体区，离子注入第一种导电类型杂质形成第一种导电类型的重掺杂区域；去除光刻胶；然后，光刻曝光，采用斜角离子注入第一种导电类型杂质，在刻蚀出的深槽的一侧壁形成另一个第一种导电类型的重掺杂区域，该区域即为漏极连通区；
[0023]S5：通过热氧化形成氧化层，去除掩膜层以及去除侧壁SiN；再进行第二种导电类型的离子注入形成沟道体区，同时，在热氧化过程中S4中重掺杂的第一种导电类型杂质区域扩散覆盖掉原来的起始半导体区，同时另一种重掺杂第一种导电类型区域通过扩散将多次外延的区域变成一个整体的漏极连通区；并且，S2中通过多次离子注入的杂质扩散形成掺杂由表面向下线性或近似线性增加的耐压层；
[0024]S6：通过热氧化形成30nm
‑
100nm的牺牲氧化层，然后淀积N
+
多晶硅分立栅，并刻蚀N
+
多晶硅分立栅直至牺牲氧化层和氧化层裸露出来；
[0025]S7:刻蚀牺牲氧化层，然后热氧形成栅氧化层；淀积N+多晶硅栅，刻蚀N+多晶硅删直至沟道体区表面的栅氧化层裸露出来；随后重掺杂的第一种导电类型的离子注入形成源极欧姆接触区；
[0026]S8：淀积钝化层并光刻曝光，分别通过干法刻蚀钝化层、刻蚀栅氧化层及刻蚀硅，刻蚀硅深度0.3
‑
1um，然后重掺杂的第二种导电类型的离子注入形成体接触区；
[0027]S9：淀积金属，并和源极欧姆接触区、体接触区以及位于漏极连通区上表面的源极欧姆接触区接触；然后，光刻曝光，刻蚀金属，形成源极金属和漏极金属，退火形成合金。
[0028]本专利技术具有以下有益效果：本专利技术所提供的一种超低比导通本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种超低比导通电阻的LDMOS器件，其特征在于，包括绝缘层(14)、位于绝缘层(14)上方的重掺杂的第一种掺杂类型的半导体(15)、分别位于所述半导体(15)上表面的耐压层(2)、重掺杂的第一种导电类型的漏极连通区(12)、氧化层(3)和N
+
多晶硅分立栅(4)、位于所述氧化层(3)上方的N
+
多晶硅栅(10)、位于所述耐压层(2)上方的第二种掺杂类型的沟道体区(5)、位于所述第二种掺杂类型的沟道体区(5)上方且重掺杂的第一种掺杂类型的源极欧姆接触区(6)、分别覆盖于源极欧姆接触区(6)、栅氧化层(11)、氧化层(3)、N
+
多晶硅栅(10)以及N
+
多晶硅分立栅(4)上的钝化层(9)、设置在所述沟道体区(5)内并且和源极欧姆接触区(6)接触的重掺杂的第二种掺杂类型的体接触区(7)以及设置在所述钝化层(9)上的源极金属(8)；所述源极金属(8)分别和所述源极欧姆接触区(6)以及所述体接触区(7)接触，所述栅氧化层(11)设置在所述N
+
多晶硅栅(10)和半导体区域之间，且所述栅氧化层(11)分别与所述氧化层(3)、沟道体区(5)、耐压层(2)及源极欧姆接触区(6)相接触，所述源极金属(8)还和所述多晶硅分立栅(4)接触，所述钝化层(9)还位于所述多晶硅栅(10)和源极金属(8)之间，所述氧化层(3)的外围设置有漏极连通区(12)，所述漏极连通区(12)上表面设置有源极欧姆接触区(6)，且位于漏极连通区(12)上表面的源极欧姆接触区(6)的上方设置有漏极金属(13)。2.根据权利要求1所述的超低比导通电阻的LDMOS器件，其特征在于，所述耐压层(2)沿其纵向为线性变掺杂，且其掺杂由靠近该器件的表面到衬底线性增大。3.根据权利要求1所述的超低比导通电阻的LDMOS器件，其特征在于，所述耐压层(2)沿其纵向为近似线性变掺杂，且其掺杂由靠近该器件的表面到衬底近似线性增大。4.根据权利要求1所述的超低比导通电阻的LDMOS器件的制造方法，其特征在于，包括以下步骤：S1：首先在第一种或者第二种导电类型的起始半导体区(1)上进行一次外延，然后进行第一次第一种导电类型的离子注入；S2：重复S1中外延和第一种导电类型的离子注入直至第N次外延和第N次第一种导电类型的离子注入完成，且N不小于2；S3：光刻曝光刻槽区域，采用干法刻蚀一部分硅，刻蚀深度在1
‑
2um之间；随后淀积一层薄SiN，并对该SiN进行干法刻蚀，其刻蚀厚度不小于淀积的SiN的厚度，但保留槽侧壁的SiN不被刻蚀；S4：继续干法刻蚀硅直至刻蚀深度达到所述第一种或者第二种导电类型的起始半导体区(1)，离子注入第一种导电类型杂质形成重掺杂区域，该区域即为半导体(15)；去除光刻胶；然后，光刻曝光，采用斜角离子注入第一种导电类型杂质，在刻蚀出的深槽的一侧壁形成第一种导电类型的重掺杂区域，该区域即为漏极连通区(12)；S5：通过热氧化形成氧化层(3)，去除掩膜层以及去除侧壁SiN；再进行第二种导电类型的离子注入形成沟道体区(5)，同时，在热氧化过程中第一种导电类型杂质区域扩散覆盖掉原来的起始半导体区(1)，同时重掺杂区域通过扩散将多次外延的区域变成一个整体的漏极连通区(12)；并且，S2中通过多次离子注入的杂质扩散形成掺杂由表面向下线性或近似线性增加的耐压层(2...

【专利技术属性】
技术研发人员：易波，伍争，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：