半导体器件及其制造方法技术

提供一种半导体器件及其制造方法。栅极结构以及源极端子和漏极端子位于绝缘介电层中，并且源极端子和漏极端子分别位于栅极结构的两个相对端处。沟道区夹置在栅极结构与源极端子和漏极端子之间且环绕栅极结构。沟道区在源极端子与漏极端子之间延伸。极端子与漏极端子之间延伸。极端子与漏极端子之间延伸。

【技术实现步骤摘要】
半导体器件及其制造方法


[0001]本专利技术实施例是涉及半导体器件及其制造方法。

技术介绍

[0002]半导体器件及电子组件的制作方面的持续发展使得各种半导体器件与电子组件的整合成为可能。

技术实现思路

[0003]在本公开的一些实施例中，阐述一种半导体器件。所述半导体器件包括绝缘介电层、栅极结构、源极端子和漏极端子、以及沟道区。所述栅极结构位于所述绝缘介电层中且在第一方向上延伸。所述源极端子和所述漏极端子位于所述绝缘介电层中且分别位于所述栅极结构的两个相对端处。所述源极端子和所述漏极端子沿着第一方向以第一距离彼此间隔开。所述沟道区位于所述绝缘介电层中且夹置在所述栅极结构与所述源极端子和所述漏极端子之间。所述沟道区环绕所述栅极结构的侧壁。所述沟道区沿着第一方向以第一长度在所述源极端子与所述漏极端子之间延伸，且所述第一长度不小于所述第一距离。
[0004]在本公开的一些实施例中，阐述一种半导体器件。所述半导体器件包括绝缘介电层、栅极结构、源极端子和漏极端子、以及沟道区。所述栅极结构嵌置在绝缘介电层中且在第一方向上延伸。所述栅极结构包括栅极电极及环绕所述栅极电极的栅极介电层。所述源极端子和所述漏极端子嵌置在所述绝缘介电层中且分别位于所述栅极结构的相对端处。所述源极端子和所述漏极端子沿着第一方向以第一距离彼此间隔开。所述沟道区嵌置在所述绝缘介电层中且位于所述栅极结构与所述源极端子和所述漏极端子之间。所述沟道区包绕在环绕所述栅极电极的所述栅极介电层周围，并且所述沟道区沿着第一方向以第一长度在所述源极端子与所述漏极端子之间延伸。所述第一长度与所述第一距离实质上相同或大于所述第一距离。
[0005]在本公开的一些实施例中，阐述一种用于形成半导体器件的方法。在绝缘介电层中形成至少两个接触开口。在所述至少两个接触开口中填充接触端子。在所述至少两个接触开口之间在所述绝缘介电层中形成暴露出所述接触端子的沟槽。在所述沟槽之上形成覆盖所述沟槽的侧壁及底表面且覆盖被暴露出的所述接触端子的沟道层。在所述沟槽内在所述沟道层上形成填满所述沟槽的栅极结构。
附图说明
[0006]结合附图阅读以下详细说明，会最好地理解所述公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
[0007]图1A到图4B是根据本公开一些实施例的半导体器件的制造方法中的各个阶段的示意性三维(three
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dimensional，3D)视图及剖视图。
[0008]图5A、图5B及图5C是分别示出根据本公开一些实施例的从半导体器件的顶部、从半导体器件的底部及横截面观察半导体器件的示意性3D视图。
[0009]图6A到图6B、图7A到图7B、图8A到图8B及图9A到图9B是分别示出根据本公开一些实施例的半导体器件的示意性3D视图及半导体器件的剖视图。
[0010]图10到图14是根据本公开一些实施例的半导体器件的制造方法中的各个阶段的示意性3D视图。
[0011]图12A及图13A是分别示出根据本公开一些实施例的图12及图13所示半导体器件的横截面的示意性3D视图。
[0012]图13B是示出根据本公开一些实施例的从半导体器件的底部观察半导体器件的示意性3D视图。
具体实施方式
[0013]以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件、值、操作、材料、布置等的具体实例以简化本公开。当然，这些仅为实例且非旨在进行限制。其他组件、值、操作、材料、布置等也在考虑之内。举例来说，在以下说明中，在第二特征之上或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成附加特征从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开在各种实例中可重复使用参考编号和/或字母。此种重复使用是为了简明及清晰起见，且自身并不表示所论述的各个实施例和/或配置之间的关系。
[0014]此外，为易于说明，本文中可能使用例如“在...之下”、“在...下方”、“下部的”、“在...上方”、“上部的”等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。装置可另外取向(旋转90度或处于其他取向)，且本文中所用的空间相对性描述语可同样相应地进行解释。
[0015]另外，为易于说明，本文中可使用例如“第一”、“第二”、“第三”、“第四”等用语来阐述图中所示类似或不同的元件或特征，且可依据存在的次序或说明的上下文而互换地使用。
[0016]应理解，本公开的以下实施例提供可在各种各样的特定上下文中实施的可应用概念。本文中论述的具体实施例仅仅是例示性的且涉及包含多于一种类型的半导体器件的集成结构，并且不旨在限制本公开的范围。本公开的实施例会阐述利用一个或多个半导体器件(例如晶体管)形成的集成结构的示例性制造工艺以及由此制作的集成结构。本公开的某些实施例涉及包括半导体晶体管及其他半导体器件的结构。衬底和/或晶片可包括一种或多种类型的集成电路或所述集成电路中的电子组件。半导体器件可形成在块状半导体衬底或绝缘体上硅/锗衬底上。半导体器件可形成在介电衬底或陶瓷/玻璃衬底上。所述实施例旨在提供进一步的阐释，但不用于限制本公开的范围。
[0017]图1A到图4B是根据本公开一些实施例的半导体器件的制造方法中的各个阶段的示意性三维(3D)视图及剖视图。图1B、图2B、图3B及图4B分别是沿着图1A、图2A、图3A及图4A所示截线I
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I
’
的示意性剖视图。
[0018]参照图1A及图1B，在一些实施例中，提供具有绝缘介电层110的衬底100。在一些实施例中，衬底100可包括半导体衬底。在一个实施例中，衬底100包括晶体硅衬底或经掺杂的半导体衬底(例如，p型半导体衬底或n型半导体衬底)。在某些实施例中，依据设计要求而定，衬底100包括一个或多个掺杂区或各种类型的掺杂区。在一些实施例中，掺杂区掺杂有p型掺杂剂和/或n型掺杂剂。在一些替代实施例中，衬底100包括由以下材料制成的半导体衬底：其它合适的元素半导体，例如金刚石或锗；合适的化合物半导体材料，例如砷化镓(GaAs)、砷化铟、氮化铝(AlN)、氮化镓(GaN)、碳化硅(SiC)、或磷化铟(InP)；以及合金半导体材料，例如硅锗、碳化硅锗、磷化镓砷、磷化镓铟、砷化铝镓、砷化铝铟、或磷化铝镓铟。在一些实施例中，衬底100包括：一个或多个有源组件，例如晶体管、二极管、光电器件(optoelectronic device)；和/或一个或多个无源组件，例如电容器、电感器及电阻器。在一些实施例中，可在半导体衬底中形成多于一个隔离结构。在某些实施例中，器件或组件及隔离结构是在前段(front
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【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：绝缘介电层；栅极结构，位于所述绝缘介电层中且在第一方向上延伸；源极端子和漏极端子，位于所述绝缘介电层中且分别位于所述栅极结构的两个相对端处；以及沟道区，位于所述绝缘介电层中且夹置在所述栅极结构与所述源极端子和所述漏极端子之间且环绕所述栅极结构的侧壁，其中所述沟道区在所述源极端子与所述漏极端子之间延伸。2.根据权利要求1所述的半导体器件，其中所述沟道区包含非晶半导体材料。3.根据权利要求1所述的半导体器件，其中所述源极端子和所述漏极端子沿着所述第一方向以第一距离彼此间隔开，所述沟道区沿着所述第一方向以第一长度在所述源极端子与所述漏极端子之间延伸，并且所述第一长度不小于所述第一距离。4.根据权利要求1所述的半导体器件，其中所述沟道区在所述栅极结构的至少四个横向侧表面之上延伸且覆盖所述至少四个横向侧表面，并且在第二方向上具有跨度宽度，所述跨度宽度实质上相同于所述源极端子和所述漏极端子中的一者在所述第二方向上的尺寸，并且所述第二方向垂直于所述第一方向。5.根据权利要求1所述的半导体器件，其中所述沟道区在所述栅极结构的至少四个横向侧表面之上延伸且覆盖所述至少四个横向侧表面，并且在第二方向上具有跨度宽度，所述跨度宽度小于所述源极端子和所述漏极端子中的一者在所述第二方向上的尺寸，并且所述第二方向垂直于所述第一方向。6.根据权利要求1所述的半导体器件，其中所述沟道区从所述绝缘介电层的表面沿着厚度方向以第一深度延伸到所述绝缘介电层中，且所述源极端子和所述漏极端子沿着所述厚度方向以第二深度延伸到所述绝缘介电层中，所述第二...

【专利技术属性】
技术研发人员：乔治奥斯韦理安尼堤斯，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：