非易失存储器与SRAM混合的存算一体数据快速加载结构制造技术

本发明专利技术提供一种非易失存储器与SRAM混合的存算一体数据快速加载结构，包括：SRAM计算阵列以及与所述SRAM阵列一体封装的MRAM阵列；所述MRAM阵列用于存储神经网络的权值数据；SRAM阵列用于实现输入数据与当前存储的神经网络的权值之间的乘加计算并输出模拟量的计算结果；所述SRAM阵列与对应的MRAM阵列连接同一联合地址译码器；所述SRAM阵列的写入驱动电路与对应的MRAM阵列的读取驱动电路直接连接，能在极短时间内实现一次从非易失存储器到SRAM的数据加载，功耗开销低。功耗开销低。功耗开销低。

【技术实现步骤摘要】
非易失存储器与SRAM混合的存算一体数据快速加载结构


[0001]本专利技术涉及半导体集成电路
，尤其涉及一种非易失存储器与SRAM混合的存算一体数据快速加载结构。

技术介绍

[0002]在人工智能时代，处理器与存储芯片分离的冯诺依曼计算架构由于存储器与处理器之间频繁的数据传输，功耗高，不适于小型化的发展趋势，为了解决器件尺寸微缩挑战与冯诺依曼计算架构瓶颈，存内计算(或者也可称为存算一体、内存计算等)技术得到人们的广泛关注，其基本思想是存储与计算融合在同一个芯片，从而直接利用存储器进行计算，减少存储器与处理器之间的数据传输，降低功耗的同时提高性能。
[0003]目前主流技术其中的一个重要分支是使用SRAM作为存储介质实现存算一体，主要是由于其成熟的CMOS工艺特性。但是，以SRAM为基础的存算一体结构中，受限于SRAM容量的大小和其非易失性，绝大部分网络结构的权值无法一次性的放入阵列中，其阵列存储的权值参数需要经常性的从外部加载。当能效比向更高的量级推进的过程中，这种数据加载功耗带来了不小的开销。

技术实现思路

[0004]针对现有技术中的问题，本专利技术提供一种非易失存储器与SRAM混合的存算一体数据快速加载结构，能够至少部分地解决现有技术中存在的问题。
[0005]为了实现上述目的，本专利技术采用如下技术方案：
[0006]第一方面，提供一种非易失存储器与SRAM混合的存算一体数据快速加载结构，包括：SRAM计算阵列以及与所述SRAM阵列一体封装的MRAM阵列；/>[0007]所述MRAM阵列用于存储神经网络的权值数据；
[0008]SRAM阵列用于实现输入数据与当前存储的神经网络的权值之间的乘加计算并输出模拟量的计算结果；
[0009]所述SRAM阵列与对应的MRAM阵列连接同一联合地址译码器；所述SRAM阵列的写入驱动电路与对应的MRAM阵列的读取驱动电路直接连接。
[0010]进一步地，所述联合地址译码器包括：j
‑
K译码器、i
‑
N译码器以及K个N路分配器；
[0011]所述j
‑
K译码器的输入端用于接收加载块内MRAM地址，输出端连接K个N路分配器；所述i
‑
N译码器的输入端用于接收要加载SRAM地址，输出端连接K个N路分配器；其中，K个N路分配器的输出端作为所述联合地址译码器的第一输出端，连接所述MRAM阵列，输出N
×
K个输出信号作为MRAM阵列的行选信号；所述i
‑
N译码器的输出端作为所述联合地址译码器的第二输出端，连接所述SRAM阵列，输出N个输出信号作为SRAM阵列的行选信号。
[0012]进一步地，非易失存储器与SRAM混合的存算一体数据快速加载结构还包括：用于将数字输入信号转换为模拟信号的输入转换电路、用于将所述SRAM计算阵列输出的计算结果转换成数字信号的输出转换电路；
[0013]所述输入转换电路的输出端连接所述SRAM计算阵列，所述SRAM计算阵列的输出端连接所述输出转换电路的输入端。
[0014]进一步地，所述输入转换电路包括数模转换器、脉冲宽度调制器、计数器、脉冲截断电路中的至少一种。
[0015]进一步地，所述输出转换电路采用积分计数型电路或ADC。
[0016]进一步地，所述ADC为flashADC或sar ADC。
[0017]进一步地，所述MRAM阵列的规模大于等于所述SRAM计算阵列的规模。
[0018]进一步地，所述SRAM阵列中的SRAM单元为8TSRAM结构。
[0019]进一步地，所述SRAM阵列中的SRAM单元为6TSRAM结构。
[0020]进一步地，所述SRAM阵列中的SRAM单元为基于电荷转移的存算一体单元。
[0021]本专利技术提供的非易失存储器与SRAM混合的存算一体数据快速加载结构，包括：SRAM计算阵列以及与所述SRAM阵列一体封装的MRAM阵列；所述MRAM阵列用于存储神经网络的权值数据；SRAM阵列用于实现输入数据与当前存储的神经网络的权值之间的乘加计算并输出模拟量的计算结果；所述SRAM阵列与对应的MRAM阵列连接同一联合地址译码器；所述SRAM阵列的写入驱动电路与对应的MRAM阵列的读取驱动电路直接连接。其中，通过将MRAM阵列与所述SRAM阵列一体封装，所述SRAM阵列与对应的MRAM阵列连接同一联合地址译码器，并且SRAM阵列的写入驱动电路与对应的MRAM阵列的读取驱动电路直接连接，能在极短时间内实现一次从非易失存储器到SRAM的数据加载，由于没有中间寄存器等设置，功耗开销也降到了最低。
[0022]为让本专利技术的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
[0023]为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
[0024]图1为现有技术中常见的存算一体核心结构；
[0025]图2示出了现有SRAM计算阵列与外部存储介质交互；
[0026]图3示出了本专利技术实施例中非易失存储器与SRAM混合结构；
[0027]图4示出了本专利技术实施例中非易失存储器与SRAM混合的存算一体数据快速加载结构的具体电路连接方式；
[0028]图5示出了本专利技术实施例中非易失存储器与SRAM混合的存算一体数据快速加载结构的工作原理；
[0029]图6示出了本专利技术实施例中的SRAM单元的电路；
[0030]图7示出了本专利技术实施例中的基于电荷转移的存算一体单元的电路图；
[0031]图8示出了本专利技术实施例中的脉冲截断电路的电路图；
[0032]图9示出了本专利技术实施例中的积分计数型电路的电路图。
具体实施方式
[0033]为了使本
的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
[0034]以下在实施方式中详细叙述本专利技术的详细特征以及优点，其内容足以使任何本领域技术人员，了解本专利技术的
技术实现思路
并据以实施，且根据本说明书所揭露的内容、权利要求及图式，任何本领域技术人员可轻易地理解本专利技术相关的目的及优点。以下的实施例进一步详细说明本专利技术的观点，但非以任何观点限制本专利技术的范畴。
[0035]需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种非易失存储器与SRAM混合的存算一体数据快速加载结构，其特征在于，包括：SRAM计算阵列以及与所述SRAM阵列一体封装的MRAM阵列；所述MRAM阵列用于存储神经网络的权值数据；SRAM阵列用于实现输入数据与当前存储的神经网络的权值之间的乘加计算并输出模拟量的计算结果；所述SRAM阵列与对应的MRAM阵列连接同一联合地址译码器；所述SRAM阵列的写入驱动电路与对应的MRAM阵列的读取驱动电路直接连接。2.根据权利要求1所述的非易失存储器与SRAM混合的存算一体数据快速加载结构，其特征在于，所述联合地址译码器包括：j
‑
K译码器、i
‑
N译码器以及K个N路分配器；所述j
‑
K译码器的输入端用于接收加载块内MRAM地址，输出端连接K个N路分配器；所述i
‑
N译码器的输入端用于接收要加载SRAM地址，输出端连接K个N路分配器；其中，K个N路分配器的输出端作为所述联合地址译码器的第一输出端，连接所述MRAM阵列，输出N
×
K个输出信号作为MRAM阵列的行选信号；所述i
‑
N译码器的输出端作为所述联合地址译码器的第二输出端，连接所述SRAM阵列，输出N个输出信号作为SRAM阵列的行选信号。3.根据权利要求1所述的非易失存储器与SRAM混合的存算一体数据快速加载结构，其特征在于，还包括：用于将数字输入信号转换为模...

【专利技术属性】
技术研发人员：张和，康旺，赵巍胜，
申请(专利权)人：北京航空航天大学，
类型：发明
国别省市：