本申请公开了一种计算系统，以识别能够利用通过掩模布局数据描述的光刻掩模制造的集成电路的结构，并至少部分地基于掩模布局数据和所识别的结构的失效定义来生成用于所识别的结构的工艺窗口。计算系统利用用于所识别的结构的工艺窗口基于制造参数的分布来确定所识别的结构的失效率。计算系统根据掩模布局数据来确定所识别的结构的出现频率，并通过基于集成电路中所识别的结构的出现频率汇总所识别的结构的失效率来生成集成电路的管芯良率度量。集成电路产量的这些增加使得制造商能够每单位固定的晶片处理成本产出更多的单元。每单位固定的晶片处理成本产出更多的单元。每单位固定的晶片处理成本产出更多的单元。
【技术实现步骤摘要】
【国外来华专利技术】基于图案
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失效率模拟的管芯良率评估
[0001]相关申请
[0002]本专利申请要求于2019年02月08日提交的62/803090号美国临时专利申请的优先权，该申请通过引用并入本文。
[0003]本申请主要涉及电子设计自动化，更具体地说，涉及基于图案
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失效率模拟的管芯良率评估。
技术介绍
[0004]在用于制造集成电路的设计流程中，集成电路的物理设计可以描述特定的几何元素，通常被称为“布局”设计。几何元素(通常是多边形)定义了用各种材料创建以制造集成电路的形状。通常，设计者会选择表示电路器件部件(例如，触点、栅极等)的多组几何元素，并将它们放置在设计区域中。这些多组几何元素可以是定制设计的、从先前创建的设计库中选择的、或两者的某种组合。在放置表示电路器件部件的多组几何元素后，将表示连接线的几何元素根据预定的路线放置在这些几何元素之间。这些线将形成用于互连电子器件的布线。
[0005]电路布局的描述可以以多种不同格式来提供。图形数据系统II(Graphic Data System II，GDSII)格式是用于传输和存档二维图形电路布局数据的流行格式。在其他特征中，其包含层次结构，每个结构包含布局元素(例如，多边形、路径或折线、圆形和文本框)。其他格式包括名为开放访问(Open Access)、Milkyway、EDDM和开放原图系统交互标准(Open Artwork System Interchange Standard，OASIS)的开源格式。这些不同的行业格式用于定义用于制造集成电路的布局设计中的几何信息。一旦设计完成，制造工具可以使用设计的布局部分，以使用光刻工艺制造电路。
[0006]有多种不同的制造工艺来制造电路，但大多数工艺包括在衬底上沉积不同材料的层、将每层的特定部分暴露在辐射中、并然后将层的暴露(或未暴露)部分蚀刻掉的一系列步骤。例如，可以通过以下步骤制造简单的半导体器件部件。首先，正型外延层通过化学气相沉积在硅衬底上生长。接着，在外延层上沉积氮化物层。然后将氮化物层的特定区域暴露于辐射，并且蚀刻掉暴露的区域，在外延层上留下暴露的区域(即，不再被氮化物层覆盖的区域)。然后，对暴露的区域进行扩散或离子注入工艺，使得掺杂剂(例如磷)进入暴露的外延层并形成带电阱。这个在衬底上或后续材料层上沉积材料层、然后将特定图案暴露于辐射、蚀刻和掺杂剂或其他扩散材料的工艺重复多次，从而允许制造电路的不同物理层。
[0007]每次将材料层暴露于辐射时，需要创建掩模以仅将所需区域暴露于辐射，并保护其他区域免于暴露。掩模根据电路布局数据来创建。也即是说，在布局设计中描述的几何元素定义了将通过掩模暴露于辐射的电路的相对位置或相对区域。掩模或光罩写入工具用于基于布局设计创建掩模，掩模随后可以用于光刻工艺。
[0008]随着设计者和制造商不断地增加给定区域中的电路部件的数量和/或缩小电路部
件的尺寸，在衬底上再现的形状(以及因此在掩模中的形状)变得更小并且更加紧密地放置在一起。特征尺寸的这种减少增加了将布局设计预期的图像准确无误地重现在衬底上的难度。光的衍射效应经常导致在光刻过程中预期的图像没有精准地印刷到衬底上去的缺陷，从而在制造的器件中产生缺陷。经常采用一种或多种分辨率增强技术(RETs)来改善光刻过程中掩模在衬底上形成的图像的分辨率。
[0009]这些技术中的一种，“光学邻近校正”或者“光学工艺校正”(OPC)，通过修改用于创建掩模的掩模布局设计数据来调整通过光刻掩模的透射光的幅度。例如，可以根据在衬底上某些点处所需多少的额外的曝光(或缺少的曝光)，来调整掩模布局设计中的边缘，以使得几何元素的某些部分更大或更小。当这些调整被适当地校准时，可以改善整体图案保真度。
[0010]在制造过程中，半导体制造商可以利用基于掩模布局设计数据创建的光刻掩模来制造集成电路。然而，半导体制造商使用的制造工艺可以具有在集成电路的制造过程中发生变化的参数，例如通过光刻掩模的透射光的曝光剂量和聚焦深度，其可以改变一些集成电路结构的尺寸和/或形状。在一些例子中，例如，当结构超过集成电路的临界临界尺寸的误差容限时，尺寸和/或形状的这些改变可以导致集成电路中的缺陷。
[0011]为了解决这些基于制造可变性的缺陷，设计者和制造商使用直觉或经验来识别可能对可以导致缺陷的剂量和焦点的变化具有光刻响应的结构。然后可以根据经验来测试所识别的结构，例如，用剂量和焦点的不同组合重复地制造所识别的结构，并测量所得结构的尺寸。这些经验性测试可以识别哪些剂量和焦点的组合将可以使得制造出没有缺陷的结构。
[0012]随着特征尺寸减小的增加，受制造可变性影响的结构的数量也增加，这使得对增加的结构数量进行经验性测试变得不实际。很多设计者和制造商转而转向对由光学邻近校正工具生成的光刻掩模设计数据进行验证，通过利用模拟来识别集成电路中的一组减少的有问题的结构或热点来进行验证，以执行经验性测试。
[0013]设计者和制造商通常使用经验性测试的结果来主观地确定结构的缺陷风险对进行集成电路的制造来说是否足够低或者是否进行结构的重新设计。一些设计人员和制造商已尝试将缺陷风险量化，例如，通过使用剂量和焦点的各种组合进行蒙地卡罗模拟来进行，但考虑到每个结构所进行的蒙地卡罗模拟的次数和集成电路中要分析的结构的数量，这是一个耗时和资源密集型的过程。
技术实现思路
[0014]本申请公开了一种计算系统，以识别能够利用通过掩模布局数据描述的光刻掩模制造的集成电路的结构，并至少部分地基于掩模布局数据和所识别的结构的失效定义来生成用于所识别的结构的工艺窗口。计算系统可以利用用于所识别的结构的工艺窗口基于制造参数的分布来确定所识别的结构的失效率。计算系统可以根据掩模布局数据来确定所识别的结构的出现频率，并通过基于集成电路中所识别的结构的出现频率汇总所识别的结构的失效率来生成用于集成电路的管芯良率度量。以下将更详细地描述实施例。
附图说明
[0015]图1和图2示出了可以用于实现各种实施例的类型的计算机系统的示例。
[0016]图3示出了根据各种实施例实现管芯良率评估的光学邻近校正(OPC)验证工具的示例。
[0017]图4示出了根据各种实施例的示例目标晶片图像和用于目标晶片图像中的集成电路结构的对应的工艺窗口。
[0018]图5示出了根据各种实施例的用于集成电路结构的具有制造可变性分布的示例工艺窗口。
[0019]图6A至6D示出了根据各种示例的用于集成电路结构的具有制造可变性分布的示例工艺窗口。
[0020]图7示出了显示根据各种示例的利用光学邻近校正(OPC)验证工具的管芯良率评估的示例的流程图。
具体实施方式
[0021]可以通过计算设备101(例如，可编程计算机)执行软件指令来实现各种示例。因此，图1示出了计算设备101的说明性示例。从图中可见，计算设备101包括具有处理器单元105和系统存储器107的计算单元10本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】1.一种方法，包括：通过计算系统识别能够利用通过掩模布局数据描述的光刻掩模制造的集成电路的结构；通过所述计算系统至少部分地基于制造过程中的制造参数的分布利用用于所识别的结构的工艺窗口来确定所述所识别的结构的失效率；通过所述计算系统根据所述掩模布局数据来确定所述所识别的结构在所述集成电路中的出现频率；以及通过所述计算系统至少部分地基于所述所识别的结构的所述失效率和所述所识别的结构在所述集成电路中的出现频率来生成用于所述集成电路的管芯良率度量。2.根据权利要求1所述的方法，还包括：通过所述计算系统至少部分地基于所述掩模布局数据的光刻响应和用于所述集成电路的失效定义来生成用于所述所识别的结构的所述工艺窗口3.根据权利要求1所述的方法，还包括：通过所述计算系统将与制造过程中的所述制造参数的所述分布对应的概率密度函数应用于所述所识别的结构的所述工艺窗口，以生成所述所识别的结构的所述失效率。4.根据权利要求1所述的方法，其中，生成用于所述集成电路的所述管芯良率度量还包括：至少部分地基于所述所识别的结构在所述集成电路中的所述出现频率来汇总所述所识别的结构的所述失效率。5.根据权利要求1所述的方法，还包括：通过所述计算系统至少部分地基于用于所述集成电路的所述管芯良率度量来设置用于在所述集成电路的制造过程中使用的所述制造参数的值。6.根据权利要求1所述的方法，还包括通过所述计算系统至少部分地基于所述管芯良率度量根据所述集成电路中的所述结构的临界尺寸来预测误差容限。7.根据权利要求1所述的方法，其中，所述制造参数对应于通过所述光刻掩模曝光至所述集成电路上的光的焦点和所述光的曝光剂量。8.一种系统，包括：存储设备，其被配置为存储机器可读指令；和计算系统，其包括一个或多个处理设备，所述一个或多个处理设备响应于执行所述机器可读指令，被配置为：识别能够利用通过掩模布局数据描述的光刻掩模制造的集成电路的结构；至少部分地基于制造过程中的制造参数的分布利用用于所识别的结构的工艺窗口来确定所述所识别的结构的失效率；根据所述掩模布局数据来确定所述所识别的结构在所述集成电路中的出现频率；以及至少部分地基于所述所识别的结构的所述失效率和所述所识别的结构在所述集成电路中的出现频率来生成用于所述集成电路的管芯良率度量。9.根据权利要求8所述的系统，其中，所述一个或多个处理设备，响应于执行所述机器可读指令，被配置为至少部分地基于所述掩模布局数据的光刻响应和用于所述集成电路的失效定义来生成用于所述所识别的结构的所述工艺窗口。10.根据权利要求8所述的系统，其中，所述一个或多个处理设备，响应于执行所述机器
可读指令，被配置为将与制造过程中的所述制造参数的所述分布对应的概率密度函数应用于所述所识别的结构的...
【专利技术属性】
技术研发人员：金永昌，J，
申请(专利权)人：西门子工业软件有限公司，
类型：发明
国别省市：
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