延迟锁定环路制造技术

本公开的实施例涉及延迟锁定环路。延迟锁定环路包括控制环路，其接收参考和反馈时钟信号，并根据该参考和反馈时钟信号来生成偏置电压。延迟链接收参考时钟信号，并生成参考时钟信号的N个连续延迟版本，其各自在延迟链的连续抽头处。第N延迟版本是反馈时钟信号。控制环路具有相位检测器，当反馈时钟信号的相位滞后于参考时钟信号的相位时，相位检测器断言上信号，而当反馈时钟信号的相位超前于参考时钟信号的相位时，相位检测器断言下信号。数字滤波块将参考时钟信号周期期间的上信号的断言的数目与下信号的断言的数目相比较，并据此断言上或下命令信号。偏置电压生成电路接收上和下命令信号，并据此生成偏置电压。并据此生成偏置电压。并据此生成偏置电压。

【技术实现步骤摘要】
延迟锁定环路


[0001]本申请涉及脉冲生成领域，并且具体地，涉及具有参考时钟脉冲宽度的一分数的脉冲的生成。

技术介绍

[0002]增强现实技术是利用经叠加的计算机生成的图像来增强对物理现实世界的实时直接或间接视图的技术。例如，增强现实技术可以被并入由用户穿戴的头戴式耳机中，使得计算机生成的图像被叠加在用户对现实世界的视图之上。计算机生成的图像可以是关于现实世界的信息(例如，地标的名称)、与用户自己的生活相关的信息(例如，即将到来的约会的提醒)等。
[0003]一些增强现实头戴式耳机涉及使用这样的微型投影仪，该微型投影仪以足以形成可视图像的速率，以扫描模式，针对每只眼睛跨分开的屏幕而扫描RGB激光。对于该类型的增强现实头戴式耳机，对激光功率和脉冲宽度的精确控制是受关注的，以确保适当的功能性并且图像如所预期而显现。
[0004]其他增强现实头戴式耳机涉及使用这样的微型投影仪，该微型投影仪以足以使得眼睛感知图像的速率，以扫描模式，跨每只眼睛而扫描RGB激光。对于该类型的增强现实头戴式耳机，对激光功率和脉冲宽度的精确控制是受特别关注的，以便避免引起用户眼睛不适。
[0005]尽管存在用于精确控制激光功率的技术，但是仍然存在对用于精确控制激光脉冲宽度的技术的需求。因此，在该领域中，存在进一步的发展的需求。

技术实现思路

[0006]专利技术人已经发现，传统脉冲生成方案受到不期望的解码器延迟的影响。
[0007]为了克服上述问题，本公开提供了旨在解决上述问题的至少一部分的技术方案。<br/>[0008]在一个方面中，提供了一种延迟锁定环路，包括：控制环路，被配置为接收参考时钟信号和反馈时钟信号，并且基于参考时钟信号和反馈时钟信号，生成第一偏置电压和第二偏置电压；延迟链，被配置为接收参考时钟信号，并且生成参考时钟信号的N个连续延迟版本，参考时钟信号的N个连续延迟版本各自在延迟链的连续抽头处；以及脉冲解码器，被配置为通过选择延迟链的抽头以用作输入，生成具有如下脉冲宽度的脉冲输出信号，脉冲宽度等于参考时钟信号的脉冲宽度的期望分数；其中延迟链包括N个延迟单元；其中n是在1和N 之间的整数，N个延迟单元中的每个第n延迟单元包括：延迟块，被配置为接收第(n
‑
1)延迟输出信号，并且生成第n经延迟的信号，第n经延迟的信号等于参考时钟信号延迟了如下：参考时钟信号的 n/N减去附加延迟，其中如果(n
‑
1)等于零，则延迟块被代替地配置为接收参考时钟信号；虚拟块，包括：被配置为接收第n经延迟的信号、并且在延迟链的第n抽头处输出第n经延迟的信号的电路；以及虚拟逻辑，被配置为从电路接收第n经延迟的信号，并且向第n经延迟的信号添加附加延迟，附加延迟是脉冲解码器中的延迟时间的函数，并且
(n
‑
1)延迟输出信号的栅极；其中第一反相器被配置为响应于第(n
‑
1) 延迟输出信号的断言，生成第一衰减斜坡信号；第二反相器，包括：第二反相器PMOS晶体管，具有：被耦合到供应电压的源极、以及被配置为接收第(n
‑
1)延迟输出信号的补码的栅极；以及第二反相器 NMOS晶体管，具有：被耦合到第一反相器PMOS晶体管的漏极的漏极、被耦合到第二电流源晶体管的源极以接收第二偏置电流、以及被配置为接收第(n
‑
1)延迟输出信号的补码的栅极；其中第二反相器被配置为响应于第(n
‑
1)延迟输出信号的补码的断言，生成第二衰减斜坡信号；以及电路系统，被配置为在第一衰减斜坡信号下降到阈值电压以下时，开始第n延迟输出信号的上升沿的生成，以及在第二衰减斜坡信号下降到阈值电压以下时，开始第n延迟输出信号的下降沿的生成。
[0014]在一些实施例中，第一偏置电流和第二偏置电流相等，并且具有一幅度，幅度使得在第(n
‑
1)延迟输出信号被断言时，第一反相器生成第一衰减斜坡信号，而第二反相器生成第一上升沿，以及在第(n
‑
t)延迟输出信号被解除断言时，第二反相器生成第二衰减斜坡信号，而第一反相器生成第二上升沿，第一衰减斜坡信号的斜率的幅度小于第一上升沿的斜率的幅度，第二衰减斜坡信号的斜率的幅度小于第二上升沿的斜率的幅度。
[0015]在一些实施例中，电路系统包括：第一置位PMOS晶体管，具有：被耦合到供应电压的源极、被耦合到第一反相器PMOS晶体管的漏极以及第一反相器NMOS晶体管的漏极的栅极、以及被耦合到第一公共节点的漏极；第一复位NMOS晶体管，具有：被耦合到第二公共节点的漏极、通过反相器而被耦合到第一反相器PMOS晶体管的漏极以及第一反相器NMOS晶体管的漏极的栅极、以及被耦合到接地的源极；第二置位PMOS晶体管，具有：被耦合到供应电压的源极、被耦合到第二反相器PMOS晶体管的漏极以及第二反相器NMOS晶体管的漏极的栅极、以及被耦合到第二公共节点的漏极；第二复位 NMOS晶体管，具有：被耦合到第一公共节点的源极、通过反相器而被耦合到第二反相器PMOS晶体管的漏极以及第二反相器NMOS晶体管的漏极的栅极、以及被耦合到接地的源极；其中第n延迟输出信号在第一公共节点处被生成；其中第n延迟输出信号的补码在第二公共节点处被生成，以及SR锁存器，具有被耦合到第一公共节点的置位输入，并且具有被耦合到第二公共节点的复位输入。
[0016]在一些实施例中，每个第n延迟单元的延迟电路进一步包括：或门，具有：第一输入、通过反相器而被耦合到选择信号的第二输入、被耦合到第一公共节点的第三输入、以及输出，第一输入被耦合到第一反相器PMOS晶体管的漏极、以及第一反相器NMOS晶体管的漏极；PMOS晶体管，具有：被耦合到供应电压的源极、被耦合到或门的输出的栅极、以及第n经延迟的信号在其处被生成的漏极；以及 NMOS晶体管，具有：被耦合到接地的源极、通过反相器而被耦合到或门的输出的栅极、以及第n经延迟的信号的补码在其处被生成的漏极。
[0017]在一些实施例中，通过生成上升沿和下降沿，脉冲输出信号被产生为具有如下脉冲宽度，脉冲宽度等于参考时钟信号的脉冲宽度的期望分数；其中N个延迟单元中的每一个延迟单元被用于产生上升沿、或被用于产生下降沿，其中N个延迟单元中被用于产生上升沿的总数目指示参考时钟信号的周期的开始与上升沿之间的延迟，并且N个延迟单元中用于产生下降沿的总数目指示下降沿与参考时钟信号的周期的结束之间的延迟；并且其中脉冲解码器包括：电路，被配置为：选择第一系列的抽头，第一系列的抽头表示分别由N个延迟单元中的、被用于产生脉冲输出信号的上升沿的每一个延迟单元所产生的经延迟的信号；选择第二系列的抽头，第二系列的抽头表示分别由N个延迟单元中的、被用于产生脉冲输出信
号的上升沿的每一个延迟单元所产生的经延迟的信号的补码；选择第三系列的抽头，第三系列的抽头表示分别由N个延迟单元中的、被用于产生脉冲输出信号的下降沿的每一个延迟单元所产生的经延迟的信号；以及选择第四系列的抽头，第四系列的抽头表示分别由N个延迟单元中的、本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种延迟锁定环路，其特征在于，包括：控制环路，被配置为接收参考时钟信号和反馈时钟信号，并且基于所述参考时钟信号和所述反馈时钟信号，生成第一偏置电压和第二偏置电压；延迟链，被配置为接收所述参考时钟信号，并且生成所述参考时钟信号的N个连续延迟版本，所述参考时钟信号的所述N个连续延迟版本各自在所述延迟链的连续抽头处；以及脉冲解码器，被配置为通过选择所述延迟链的抽头以用作输入，生成具有如下脉冲宽度的脉冲输出信号，所述脉冲宽度等于所述参考时钟信号的脉冲宽度的期望分数；其中所述延迟链包括N个延迟单元；其中n是在1和N之间的整数，所述N个延迟单元中的每个第n延迟单元包括：延迟块，被配置为接收第n
‑
1延迟输出信号，并且生成第n经延迟的信号，所述第n经延迟的信号等于所述参考时钟信号延迟了如下：所述参考时钟信号的n/N减去附加延迟，其中如果n
‑
1等于零，则所述延迟块被代替地配置为接收所述参考时钟信号；虚拟块，包括：被配置为接收所述第n经延迟的信号、并且在所述延迟链的第n抽头处输出所述第n经延迟的信号的电路；以及虚拟逻辑，被配置为从所述电路接收所述第n经延迟的信号，并且向所述第n经延迟的信号添加所述附加延迟，所述附加延迟是所述脉冲解码器中的延迟时间的函数，并且所述虚拟逻辑被配置为生成第n延迟输出信号，所述第n延迟输出信号等于被所述附加延迟延迟过的所述第n经延迟的信号；并且其中所述反馈时钟信号是第N延迟输出信号。2.根据权利要求1所述的延迟锁定环路，其特征在于，所述脉冲解码器进一步被配置为接收输入整数m；并且其中所述期望分数是m/N。3.根据权利要求1所述的延迟锁定环路，其特征在于，被配置为接收所述第n经延迟的信号、并且在所述延迟链的第n抽头处输出所述第n经延迟的信号的所述电路是缓冲电路，所述缓冲电路被配置为接收所述第n经延迟的信号、对所述第n经延迟的信号进行缓冲、并且在所述延迟链的第n抽头处输出所述第n经延迟的信号。4.根据权利要求1所述的延迟锁定环路，其特征在于，每个第n延迟单元的所述延迟块可以包括：第一电流源晶体管，被配置为通过所述第一偏置电压而被偏置，并且被配置为生成第一偏置电流；第二电流源晶体管，被配置为通过所述第二偏置电压而被偏置，并且被配置为生成第二偏置电流；反相器，包括反相器PMOS晶体管和反相器NMOS晶体管，所述反相器PMOS晶体管具有被耦合到所述第一电流源晶体管的源极以接收所述第一偏置电流、并且具有被配置为接收所述第n
‑
1延迟输出信号的栅极，所述反相器NMOS晶体管具有与所述反相器PMOS晶体管的漏极耦合的漏极、具有被耦合到所述第二电流源晶体管的源极以接收所述第二偏置电流、并且具有被配置为接收所述第n
‑
1延迟输出信号的栅极，所述反相器被配置为在所述反相器PMOS晶体管的所述漏极、以及所述反相器NMOS晶体管的所述漏极处生成所述第n经延迟的信号；以及
伪反相器，包括伪反相器PMOS晶体管和伪反相器NMOS晶体管，所述伪反相器PMOS晶体管具有被耦合到所述第一电流源晶体管的源极以接收所述第一偏置电流、具有被耦合到接地的漏极、并且具有被配置为接收所述第n
‑
1延迟输出信号的补码的栅极，所述伪反相器NMOS晶体管具有被耦合到供应电压的漏极、具有被耦合到所述第二电流源晶体管的源极来接收所述第二偏置电流、并且具有被配置为接收所述第n
‑
1延迟输出信号的所述补码的栅极。5.一种延迟锁定环路，其特征在于，包括：控制环路，被配置为接收参考时钟信号和反馈时钟信号，并且基于所述参考时钟信号和所述反馈时钟信号，生成第一偏置电压；延迟链，被配置为接收所述参考时钟信号，并且生成所述参考时钟信号的N个连续延迟版本，所述参考时钟信号的所述N个连续延迟版本各自在所述延迟链的连续抽头处；以及脉冲解码器，被配置为通过选择所述延迟链的抽头以用作输入，生成具有如下脉冲宽度的脉冲输出信号，所述脉冲宽度等于所述参考时钟信号的脉冲宽度的期望分数；其中所述延迟链包括N个延迟单元；其中n是在1和N之间的整数，所述N个延迟单元中的每个第n延迟单元，包括：延迟电路，通过所述第一偏置电压而被偏置，所述延迟电路被配置为：接收第n
‑
1延迟输出信号，并且生成第n经延迟的信号，所述第n经延迟的信号等于所述参考时钟信号延迟了如下：所述参考时钟信号的n/N减去附加延迟，其中如果n
‑
1等于零，则所述延迟电路被代替地配置为接收所述参考时钟信号，在所述延迟链的第n抽头处输出所述第n经延迟的信号，以及将所述附加延迟添加到所述第n经延迟的信号，所述附加延迟是所述脉冲解码器中的延迟时间的函数，并且生成第n延迟输出，所述第n延迟输出等于被所述附加延迟所延迟过的所述第n经延迟的信号；并且其中所述反馈时钟信号是第N延迟输出信号。6.根据权利要求5所述的延迟锁定环路，其特征在于，每个第n延迟单元的所述延迟电路包括：第一电流源晶体管，被配置为通过所述第一偏置电压而被偏置，并且被配置为生成第一偏置电流；第二电流源晶体管，被配置为通过所述第一偏置电压而被偏置，并且被配置为生成第二偏置电流；第一反相器，包括：第一反相器PMOS晶体管，具有：被耦合到供应电压的源极、以及被配置为接收所述第n
‑
1延迟输出信号的栅极；以及第一反相器NMOS晶体管，具有：与所述第一反相器PMOS晶体管的漏极耦合的漏极、被耦合到所述第一电流源晶体管的源极以接收所述第一偏置电流、以及被配置为接收所述第n
‑
1延迟输出信号的栅极；其中所述第一反相器被配置为响应于所述第n
‑
1延迟输出信号的断言，生成第一衰减斜坡信号；第二反相器，包括：
第二反相器PMOS晶体管，具有：被耦合到所述供应电压的源极、以及被配置为接收所述第n
‑
1延迟输出信号的补码的栅极；以及第二反相器NMOS晶体管，具有：与所述第一反相器PMOS晶体管的漏极耦合的漏极、被耦合到所述第二电流源晶体管的源极以接收所述第二偏置电流、以及被配置为接收所述第n
‑
1延迟输出信号的所述补码的栅极；其中所述第二反相器被配置为响应于所述第n
‑
1延迟输出信号的补码的断言，生成第二衰减斜坡信号；以及电路系统，被配置为在所述第一衰减斜坡信号下降到阈值电压以下时，开始所述第n延迟输出信号的上升沿的生成，以及在所述第二衰减斜坡信号下降到所述阈值电压以下时，开始所述第n延迟输出信号的下降沿的生成。7.根据权利要求6所述的延迟锁定环路，其特征在于，所述第一偏置电流和所述第二偏置电流相等，并且具有一幅度，所述幅度使得在所述第n
‑
1延迟输出信号被断言时，所述第一反相器生成所述第一衰减斜坡信号，而所述第二反相器生成第一上升沿，以及在所述第n
‑
t 延迟输出信号被解除断言时，所述第二反相器生成所述第二衰减斜坡信号，而所述第一反相器生成第二上升沿，所述第一衰减斜坡信号的斜率的幅度小于所述第一上升沿的斜率的幅度，所述第二衰减斜坡信号的斜率的幅度小于所述第二上升沿的斜率的幅度。8.根据权利要求6所述的延迟锁定环路，其特征在于，所述电路系统包括：第一置位PMOS晶体管，具有：被耦合到所述供应电压的源极、被耦合到所述第一反相器PMOS晶体管的所述漏极以及所述第一反相器NMOS晶体管的所述漏极的栅极、以及被耦合到第一公共节点的漏极；第一复位NMOS晶体管，具有：被耦合到第二公共节点的漏极、通过反相器而被耦合到所述第一反相器PMOS晶体管的所述漏极以及所述第一反相器NMOS晶体管的所述漏极的栅极、以及被耦合到接地的源极；第二置位PMOS晶体管，具有：被耦合到所述供应电压的源极、被耦合到所述第二反相器PMOS晶体管的所述漏极以及所述第二反相器NMOS晶体管的所述漏极的栅极、以及被耦合到所述第二公共节点的漏极；第二复位NMOS晶体管，具有：被耦合到所述第一公共节点的源极、通过反相器而被耦合到所述第二反相器PMOS晶体管的所述漏极以及所述第二反相器NMOS晶体管的所述漏极的栅极、以及被耦合到接地的源极；其中所述第n延迟输出信号在所述第一公共节点处被生成；其中所述第n延迟输出信号的补码在所述第二公共节点处被生成，以及SR锁存器，具有被耦合到所述第一公共节点的置位输入，并且具有被耦合到所述第二公共节点的复位输入。9.根据权利要求8所述的延迟锁定环路，其特征在于，每个第n延迟单元的延迟电路进一步包括：或门，具有：第一输入、通过反相器而被耦合到选择信号的第二输入、被耦合到所述第一公共节点的第三输入、以及输出，所述第一输入被耦合到所述第一反相器PMOS晶体管的所述漏极、以及所述第一反相器NMOS晶体管的所述漏极；PMOS晶体管，具有：被耦合到所述供应电压的源极、被耦合到所述或门的所述输出的栅
极、以及所述第n经延迟的信号在其处被生成的漏极；以及NMOS晶体管，具有：被耦合到接地的源极、通过反...

【专利技术属性】
技术研发人员：M，
申请(专利权)人：意法半导体股份有限公司，
类型：新型
国别省市：