一种快速紧凑异或门电路制造技术

本发明专利技术属于集成电路技术领域，具体涉及一种快速紧凑异或门电路。本发明专利技术相对于传统技术，主要为使用六个NMOS晶体管和四个PMOS晶体管实现了异或门逻辑电路，其中两个PMOS晶体管形成交叉耦合结构，实现异或门电路，从而减少了晶体管的使用数量，缩短了信号传输链长度，降低了功耗，节省了面积，其中两个PMOS晶体管采用交叉耦合结构，提高了电路速度。提高了电路速度。提高了电路速度。

【技术实现步骤摘要】
一种快速紧凑异或门电路


[0001]本专利技术属于集成电路
，具体涉及一种快速紧凑异或门电路。

技术介绍

[0002]随着集成电路工艺技术的快速发展，集成电路产业已经进入了纳米时代，电路的规模持续增大，要求的电路速度越来越快，集成电路的漏功耗也不断增大，芯片的温度上升，不仅使芯片的稳定性下降，还给封装和散热也提出了更高的要求。提高电路传输速度，减小电路功耗已经成为关键技术问题。
[0003]异或门电路是数字设计中重要的门电路，广泛应用于二进制码转格雷码电路，奇偶判断电路，计数器电路等功能模块中。提高异或门速度，减小异或门功耗对电路的设计具有重要意义。异或门的功能是在数字逻辑中实现逻辑异或，当异或门的输入电平相异时，则输出高电平，当异或门的输入电平相同时，则输出低电平。传统的异或门电路如图1所示，包括8 个NMOS晶体管和8个PMOS晶体管，所使用的晶体管数量较多，信号传输路径较长，速度较慢，功耗较大。

技术实现思路

[0004]为了解决现有的异或门电路晶体管数量较多，速度较慢，功耗较大的问题，本专利技术提出了一种快速紧凑型异或门电路。
[0005]为实现上述目的，本专利技术的技术方案为：
[0006]一种快速紧凑型异或门电路，包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS 管MP3、第四PMOS管MP4、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管 MN3、第四NMOS管MN4、第五NMOS管MN5和第六NMOS管MN6；
[0007]第一PMOS管MP1的源极接电源，其栅极接异或门电路的第一输入信号；第二PMOS 管MP2的源极接电源，其栅极接异或门电路的第二输入信号；
[0008]第一NMOS管MN1的漏极接第一PMOS管MP1的漏极，第一NMOS管MN1的栅极接异或门电路的第一输入信号，第一NMOS管MN1的源极接地；
[0009]第三PMOS管MP3的源极接第一PMOS管MP1的漏极，第三PMOS管MP3的栅极接第二PMOS管MP2漏极的反向信号；第四PMOS管MP4的源极接第二PMOS管MP2的漏极，第四PMOS管MP4的栅极接第一PMOS管MP1漏极的反向信号；
[0010]第二NMOS管MN2的漏极接第二PMOS管MP2的漏极，第二NMOS管MN2的栅极接异或门电路的第二输入信号，第二NMOS管MN2的源极接地；
[0011]第三NMOS管MN3的漏极接第三PMOS管MP3的漏极和第四PMOS管MP4的漏极，第三NMOS管MN3的栅极接第一NMOS管MN1的漏极；第四NMOS管MN4的漏极接第三PMOS管MP3的漏极和第四PMOS管MP4的漏极，第四NMOS管MN4的栅极接异或门电路的第二输入信号；第五NMOS管MN5的漏极接第三NMOS管MN3的源极，第五NMOS 管MN5的栅极接第二NMOS管MN2的漏极，第五NMOS管MN5的源极接地；第六NMOS 管MN6的漏极接第四NMOS管MN4的源极，第六NMOS管MN6
的栅极接异或门电路的第一输入信号，第六NMOS管MN6的源极接地；
[0012]第三PMOS管MP3漏极、第四PMOS管MP4漏极、第三NMOS管MN3漏极与第四 NMOS管MN4漏极的连接点为异或门电路的输出端。
[0013]本专利技术的有益效果为：使用六个NMOS晶体管和四个PMOS晶体管实现了异或门逻辑电路，减小了信号传输路径、电路功耗和电路面积，交叉耦合式结构增加了电路速度。
附图说明
[0014]图1为传统的异或门电路图。
[0015]图2为本专利技术提出的一种快速紧凑型异或门电路全图。
具体实施方式
[0016]下面结合附图，对本专利技术技术方案进行详细描述：
[0017]如图2所示为本专利技术提出的一种快速紧凑型异或门电路电路图，包括六个NMOS晶体管和四个PMOS晶体管。
[0018]该异或门电路PMOS管的组成部分包括第一PMOS管MP1，第二PMOS管MP2，第三 PMOS管MP3，第四PMOS管MP4；其中，第三PMOS管MP3与第四PMOS管MP4形成交叉耦合结构，此结构能提高电路的传输速度；NMOS管的组成部分包括第一NMOS管MN1，第二NMOS管MN2，第三NMOS管NM3，第四NMOS管MN4，第五NMOS管MN5，第六NMOS管MN6。
[0019]与输入信号A有关的晶体管：第一PMOS管MP1，第一NMOS管MN1和第六NMOS 管MN6的栅极接输入信号A；第一PMOS管MP1的源极接电源电位，漏级接第一NMOS 管MN1的漏级、第三PMOS管MP3的源级和第四PMOS管MP4的栅极；第一NMOS管 MN1的源级接地，漏级接第三NMOS管MN3的栅极；第六NMOS管MN6的源级接地，漏级接第四NMOS管MN4的源级。
[0020]与输入信号B有关的晶体管：第二PMOS管MP2，第二NMOS管MN2和第四NMOS 管MN4的栅极接输入信号B；第二PMOS管MP2的源极接电源电位，漏级接第二NMOS 管MN2的漏级、第四PMOS管MP4的源级和第三PMOS管MP3的栅极；第二NMOS管 MN2的源级接地，漏级接第五NMOS管MN5的栅极；第四NMOS管的源级接第六NMOS 管NM6的漏级，漏级接异或门的输出。
[0021]第三PMOS管MP3的漏级、第四PMOS管MP4的漏级、第三NMOS管MN3的漏级、第四NMOS管MN4的漏级接在一起，作为异或门电路的输出。
[0022]当输入信号A和B都是逻辑1时，第一PMOS管MP1、第二PMOS管MP2截止；第一 NMOS管MN1、第二NMOS管MN2导通，其漏级输出低电平，使得第三NMOS管MN3、第五NMOS管MN5截止，第三PMOS管MP3，第四PMOS管MP4导通；第四NMOS管 MN4，第六NMOS管MN6导通。输出信号F为逻辑0。
[0023]当输入信号A是逻辑1，输入信号B是逻辑0时，第一PMOS管MP1截止，第二PMOS 管MP2导通，使得第三PMOS管MP3截止；第一NMOS管MN1导通，第二NMOS管MN2 截止，使得第四PMOS管MP4导通，加速第三PMOS管MP3的截止速度；第六NMOS管 MN6导通，第四NMOS管MN4截止，第三NMOS管MN3截止，第五NMOS管MN5导通。输出信号F为逻辑1。
[0024]当输入信号A是逻辑0，输入信号B是逻辑1时，第一PMOS管MP1导通，第二PMOS 管MP2截止，使得第四PMOS管MP4截止；第一NMOS管MN1截止，第二NMOS管MN2 导通，使得第三PMOS管MP3导通，加速第四PMOS管MP4的截止速度；第六NMOS管 MN6截止，第四NMOS管MN4导
通，第三NMOS管MN3导通，第五NMOS管MN5截止。输出信号F为逻辑1。
[0025]当输入信号A是逻辑0，输入信号B是逻辑0时，第一PMOS管MP1、第二PMOS管 MP2导通，其漏级输本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种快速紧凑型异或门电路，其特征在于，包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5和第六NMOS管MN6；第一PMOS管MP1的源极接电源，其栅极接异或门电路的第一输入信号；第二PMOS管MP2的源极接电源，其栅极接异或门电路的第二输入信号；第一NMOS管MN1的漏极接第一PMOS管MP1的漏极，第一NMOS管MN1的栅极接异或门电路的第一输入信号，第一NMOS管MN1的源极接地；第三PMOS管MP3的源极接第一PMOS管MP1的漏极，第三PMOS管MP3的栅极接第二PMOS管MP2漏极的反向信号；第四PMOS管MP4的源极接第二PMOS管MP2的漏极，第四PMOS管MP4的栅极接第一PMOS管MP1漏极的反向信号；第二NMOS管MN2的漏极接第二P...

【专利技术属性】
技术研发人员：周泽坤，孙启元，许王帅，王卓，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：