芯片单元、芯片组件和芯片单元的制作方法技术

本申请实施例提供了一种芯片单元、芯片组件和芯片单元的制作方法，其中芯片单元包括：衬底层；介质层，设置在所述衬底层上，所述介质层上有填充部；支撑结构，部分所述支撑结构设置在所述填充部内，另外一部分所述支撑结构伸出所述填充部外。该芯片单元，芯片单元，在介质层上有填充部，部分支撑结构设置在填充部内，另外一部分经由填充部伸出，使得支撑结构的一个端面于介质层之间存在一定的距离，在芯片三维集成过程中，相邻两个芯片单元可以通过支撑结构进行连接，可以使得两个芯片单元之间存在空气隙，能够降低电阻电容延迟。能够降低电阻电容延迟。能够降低电阻电容延迟。

【技术实现步骤摘要】
芯片单元、芯片组件和芯片单元的制作方法


[0001]本专利技术涉及半导体
，具体而言，涉及一种芯片单元、芯片组件和芯片单元的制作方法。

技术介绍

[0002]随着半导体技术的发展，器件尺寸不断缩小，器件在二维平面的扩展遇到了瓶颈。为了继续延续摩尔定律，新的半导体技术开始发展。其中，三维集成技术被认为是延续摩尔定律的有效方法。以存储器为例，可以将外围电路和存储单元分别设置在两片芯片单元上，最后将两片芯片单元键合在一起。上下两片芯片单元即可实现信号的传输。由于金属铜具有低的电阻率、良好的抗电迁移特性等优点，目前的键合技术通常采用铜
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铜键合技术。
[0003]然而，随着互连尺寸的不断缩小，传统的铜互连工艺难以满足发展需求。一方面，随着器件尺寸的减小，电子的晶界散射和表面散射作用加剧，导致铜的电阻率急剧增加。另一方面，铜阻挡层的厚度不能继续减薄，进一步导致了互连电阻的增加。进而导致芯片单元的电阻电容延迟大。

技术实现思路

[0004]本专利技术旨在至少解决现有技术或相关技术中存在的技术问题之一。
[0005]有鉴于此，根据本申请实施例的第一方面提出了一种芯片单元，包括：衬底层；介质层，设置在所述衬底层上，所述介质层上有填充部；支撑结构，部分所述支撑结构设置在所述填充部内，另外一部分所述支撑结构伸出所述填充部外。
[0006]在第一方面的第一种可能的实施方式中，所述填充部为多个，每个所述填充部内设置有一个所述支撑结构，相邻所述支撑结构之间有间隙。
[0007]在第一方面的第二种可能的实施方式中，所述支撑结构包括：阻挡层，覆盖在所述填充部上；种子层，设置在所述阻挡层上；金属层，设置在所述种子层上。
[0008]根据本申请实施例的第二方面提供了一种芯片组件，包括：至少两个叠置的上述任一技术方案的芯片单元；
[0009]相邻的两个所述芯片单元通过所述支撑结构相连接。
[0010]在第二方面的第一种可能的实施方式中，芯片组件还包括：端部芯片，连接于所述芯片单元的支撑结构。
[0011]在第二方面的第二种可能的实施方式中，相邻两个所述芯片单元的支撑结构键合连接。
[0012]根据本申请实施例的第三方面提供了一种芯片单元的制作方法，包括：
[0013]在衬底层上沉积介质层；
[0014]在所述介质层上设置光刻胶层，对光刻胶进行曝光显影后，对部分所述介质层进行刻蚀，形成填充部；
[0015]在未被去掉的所述光刻胶层上和所述填充部内沉积生长层；
[0016]在所述生长层上形成金属层；
[0017]去除位于未被去掉的所述光刻胶层上的生长层和金属层，并去除未被去掉的所述光刻胶层。
[0018]在第三方面的第一种可能的实施方式中，所述在未被去掉的所述光刻胶层上和所述填充部内沉积生长层的步骤包括：
[0019]在未被去掉的所述光刻胶层上和所述填充部内沉积阻挡层；
[0020]在所述阻挡层上沉积种子层。
[0021]在第三方面的第二种可能的实施方式中，所述在所述生长层上形成金属层的步骤包括：
[0022]通过电镀工艺在所述填充部内形成金属层。
[0023]在第三方面的第三种可能的实施方式中，所述去除位于未被去掉的所述光刻胶层上的生长层和金属层，并去除未被去掉的所述光刻胶层的步骤包括：
[0024]通过机械抛光去除未被去掉的所述光刻胶层上的生长层和金属层；
[0025]刻蚀未被去掉的所述光刻胶层。
[0026]相比现有技术，本专利技术至少包括以下有益效果：本专利技术提供的芯片单元，在介质层上有填充部，部分支撑结构设置在填充部内，另外一部分经由填充部伸出，使得支撑结构的一个端面于介质层之间存在一定的距离，在芯片三维集成过程中，相邻两个芯片单元可以通过支撑结构进行连接，可以使得两个芯片单元之间存在空气隙，能够降低电阻电容延迟。
[0027]相应地，本专利技术实施例提供的芯片组件和芯片单元的制备方法，也同样具有上述技术效果。
附图说明
[0028]本专利技术的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
[0029]图1为本申请一种实施例提供的芯片单元的结构示意图；
[0030]图2为本申请一种实施例提供的芯片组件的结构示意图；
[0031]图3为本申请一种实施例提供的芯片单元的制备方法的步骤流程图；
[0032]图4至图10为本申请一种实施例提供的芯片单元的制备方法的工艺示意图。
[0033]其中，图1至图10中附图标记与部件名称之间的对应关系为：
[0034]1衬底层、2介质层、3填充部、4支撑结构、5光刻胶层；
[0035]401阻挡层、402种子层、403金属层。
具体实施方式
[0036]为了能够更清楚地理解本专利技术的上述目的、特征和优点，下面结合附图和具体实施方式对本专利技术进行进一步地详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。
[0037]在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是，本专利技术还可以采用其他不同于在此描述的其他方式来实施，因此，本专利技术的保护范围并不受下面公开的具体实施例的限制。
[0038]如图1所示，根据本申请实施例的第一方面提出了一种芯片单元，包括：衬底层1；介质层2，设置在衬底层1上，介质层2上有填充部3；支撑结构4，部分支撑结构4设置在填充部3内，另外一部分支撑结构4伸出填充部3外。
[0039]本专利技术提供的芯片单元，在介质层2上有填充部3，部分支撑结构4设置在填充部3内，另外一部分经由填充部3伸出，使得支撑结构4的一个端面与介质层2之间存在一定的距离，在芯片三维集成过程中，相邻两个芯片单元可以通过支撑结构4进行连接，可以使得两个芯片单元之间存在空气隙，能够降低电阻电容延迟。
[0040]在一些示例中，支撑结构4可以包括由金属材料制成的支撑柱，金属材料可以通过电镀工艺或沉积工艺填充在填充部3内。
[0041]在一些示例中，衬底层1可以由半导体材料制成，可以但是不局限于硅或锗，介质层2可以由二氧化硅或低介电常数材料制成，在衬底层1上还可以具有用于实现芯片功能的其他半导体结构或半导体器件。
[0042]如图1所示，在一些示例中，填充部3为多个，每个填充部3内设置有一个支撑结构4，相邻支撑结构4之间有间隙。
[0043]填充部3为多个，每个填充部3内均设置有一个支撑结构4，使得支撑结构4为多个。
[0044]相邻的支撑结构4之间有间隙，在芯片单元进行三维集成的过程中，通过支撑结构4的形成，相邻两个芯片单元之间形成了空气隙，且相邻两个支撑结构4之间同样存在间隙，能够更进一步地降低电阻电容延迟，提高芯片单元的性能。
[0045]可以理解的是，多个填充部3之间的形状可以不同，可以通过刻蚀工艺对介质层2进行刻蚀，刻蚀本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片单元，其特征在于，包括：衬底层；介质层，设置在所述衬底层上，所述介质层上有填充部；支撑结构，部分所述支撑结构设置在所述填充部内，另外一部分所述支撑结构伸出所述填充部外。2.根据权利要求1所述的芯片单元，其特征在于，所述填充部为多个，每个所述填充部内设置有一个所述支撑结构，相邻所述支撑结构之间有间隙。3.根据权利要求2所述的芯片单元，其特征在于，所述支撑结构包括：阻挡层，覆盖在所述填充部上；种子层，设置在所述阻挡层上；金属层，设置在所述种子层上。4.一种芯片组件，其特征在于，包括：至少两个叠置的如权利要求1或2所述的芯片单元；相邻的两个所述芯片单元通过所述支撑结构相连接。5.根据权利要求4所述的芯片组件，其特征在于，还包括：端部芯片，连接于所述芯片单元的支撑结构。6.根据权利要求5所述的芯片组件，其特征在于，相邻两个所述芯片单元的支撑结构键合连接。7.一种芯片单元的制作方法，其特征在于，包括：在衬底层上沉积介质层...

【专利技术属性】
技术研发人员：孙祥烈，许静，罗军，赵超，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：