制造半导体器件的方法和半导体器件技术

半导体器件包括：栅极结构，设置在沟道区域和源极/漏极区域上方。栅极结构包括：栅极介电层，位于沟道区域上方；一个或多个功函调整材料层，位于栅极介电层上方；以及金属栅电极层，位于一个或多个功函调整材料层上方。一个或多个功函调整层包括含铝层，并且扩散阻挡层设置在含铝层的底部和顶部中的至少一个处。扩散阻挡层是富钛层、钛掺杂层、富钽层、钽掺杂层和硅掺杂层中的一个或多个。本申请的实施例还涉及制造半导体器件的方法。涉及制造半导体器件的方法。涉及制造半导体器件的方法。

【技术实现步骤摘要】
制造半导体器件的方法和半导体器件


[0001]本申请的实施例涉及制造半导体器件的方法和半导体器件。

技术介绍

[0002]随着集成电路按比例缩小的增长以及对集成电路速度要求的日益提高，晶体管需要具有更大的驱动电流，以及越来越小的尺寸。因此，开发了三维场效应晶体管(FET)。三维(3D)FET包括衬底之上的垂直半导体纳米结构(诸如鳍、纳米线、纳米片等)。半导体纳米结构用于形成源极和漏极区域以及源极和漏极区域之间的沟道区域。形成浅沟槽隔离(STI)区域以限定半导体纳米结构。3D FET也包括栅极堆叠件，其形成在半导体鳍的侧壁和顶面上或纳米线、纳米片的所有侧上。因为3D FET具有三维沟道结构，所以对沟道进行离子注入工艺需要格外小心，以减小任何几何效应。

技术实现思路

[0003]本申请的一些实施例提供了一种半导体器件，包括：栅极结构，设置在沟道区域上方；以及源极/漏极区域，其中：所述栅极结构包括：栅极介电层，位于所述沟道区域上方；一个或多个功函调整材料层，位于所述栅极介电层上方；以及金属栅电极层，位于所述一个或多个功函调整材料层上方；所述一个或多个功函调整层包括含铝层，并且扩散阻挡层设置在所述含铝层的底部和顶部中的至少一个处，所述扩散阻挡层是具有比所述含铝层的中心更高钛浓度的富钛层、钛掺杂层、具有比所述含铝层的中心更高钽浓度的富钽层、钽掺杂层和硅掺杂层中的一个或多个。
[0004]本申请的另一些实施例提供了一种互补金属氧化物半导体(CMOS)器件，包括：第一场效应晶体管(FET)，包括设置在第一沟道区域上方的第一栅极结构；以及第二场效应晶体管，包括设置在第二沟道区域上方的第二栅极结构，其中：所述第一场效应晶体管为n型场效应晶体管，所述第二场效应晶体管为p型场效应晶体管，并且所述第一栅极结构包括：栅极介电层；第一功函调整材料层，位于所述栅极介电层上方；以及金属栅电极层，位于所述第一功函调整材料层上方，所述第二栅极结构包括：栅极介电层；第二功函调整材料层，位于所述栅极介电层上方；所述第一功函调整材料层，位于所述第二功函调整材料层上方；以及金属栅电极层，位于所述第一功函调整材料层上方，所述金属栅电极和所述第一功函调整材料层在所述第一场效应晶体管和所述第二场效应晶体管之间是连续的，从而使得所述金属栅电极在所述第一场效应晶体管和所述第二场效应晶体管的边界处设置在所述第一场效应晶体管的所述栅极介电层上方、设置在所述第二场效应晶体管的所述第二功函调整材料层上方并且设置在所述第二功函调整材料层的侧壁上方，所述第一功函调整层包括铝，并且所述第一功函调整层在所述第一功函调整层的底部和顶部中的至少一个处包括扩散阻挡层，所述扩散阻挡层是具有比所述第一功函调整层的中心更高钛浓度的富钛层、钛掺杂层、具有比所述第一功函调整层的中心更高钽浓度的富钽层、钽掺杂层和硅掺杂层中的一个或多个。
[0005]本申请的又一些实施例提供了一种半导体器件的制造方法，包括：在由半导体材料制成的沟道区域上方形成栅极介电层；在所述栅极介电层上方形成第一功函调整层；以及在所述第一功函调整层上方形成金属栅电极层，其中：所述第一功函调整层包括铝，形成所述第一功函调整层包括在所述第一功函调整层的底部和顶部中的至少一个处形成扩散阻挡层，所述扩散阻挡层是具有比所述第一功函调整层的中心更高钛浓度的富钛层、钛掺杂层、具有比所述第一功函调整层的中心更高钽浓度的富钽层、钽掺杂层和硅掺杂层中的一个或多个。
附图说明
[0006]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术。应该强调，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0007]图1A示出了根据本专利技术的实施例的半导体器件的截面图，并且图1B示出了根据本专利技术的实施例的立体图。
[0008]图2A、图2B、图2C、图2D、图2E和图2F示出了根据本专利技术的实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
[0009]图3A、图3B、图3C、图3D、图3E和图3F示出了根据本专利技术的实施例的半导体器件的顺序制造工艺的各个阶段的截面图。图3G示出了根据本专利技术的实施例的制造半导体器件的工艺流程。
[0010]图4A示出了根据本专利技术的实施例的具有不同阈值电压的多个FET的栅极结构。图4B和图4C示出了根据本专利技术的实施例的用于具有不同阈值电压的多个FET的各个功函调整材料层和高k栅极介电层。
[0011]图5A示出了根据本专利技术的实施例的CMOS电路的平面图(布局)，图5B示出了根据本专利技术的实施例的对应于图5A的区域A1的截面图，并且图5C示出了根据本专利技术的实施例的图5B的区域B1的放大图。
[0012]图6A示出了根据本专利技术的实施例的CMOS电路的平面图(布局)，图6B示出了根据本专利技术的实施例的对应于图6A的区域A1的截面图，并且图6C示出了根据本专利技术的实施例的图6B的区域B1的放大图。
[0013]图7A、图7B、图7C、图7D、图7E和图7F示出根据本专利技术的实施例的n型功函调整材料(WFM)层的各个截面图。
[0014]图8A和图8B示出了根据本专利技术的实施例的n型功函调整材料(WFM)层的截面图和Ti浓度。
[0015]图9示出了根据本专利技术的实施例的制造半导体器件的工艺流程。
[0016]图10A、图10B、图10C、图10D、图10E和图10F示出了根据本专利技术的实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
[0017]图11示出了根据本专利技术的实施例的通过扩散阻挡层对Al扩散的抑制。
[0018]图12A和图12B示出了根据本专利技术的实施例的界面层的厚度减小效果。
具体实施方式
[0019]应该理解，以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，元件的尺寸不限于所公开的范围或值，而是可以取决于工艺条件和/或器件的期望特性。此外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚起见，可以以不同比例任意绘制各个部件。在附图中，为了简单，可以省略一些层/部件。
[0020]而且，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由
…
制成”可以表示“包括”或“由
...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：栅极结构，设置在沟道区域上方；以及源极/漏极区域，其中：所述栅极结构包括：栅极介电层，位于所述沟道区域上方；一个或多个功函调整材料层，位于所述栅极介电层上方；以及金属栅电极层，位于所述一个或多个功函调整材料层上方；所述一个或多个功函调整层包括含铝层，并且扩散阻挡层设置在所述含铝层的底部和顶部中的至少一个处，所述扩散阻挡层是具有比所述含铝层的中心更高钛浓度的富钛层、钛掺杂层、具有比所述含铝层的中心更高钽浓度的富钽层、钽掺杂层和硅掺杂层中的一个或多个。2.根据权利要求1所述的半导体器件，其中，所述含铝层具有小于4.4eV的功函，并且选自由TaAl、TaAlC、TiAl和TiAlC组成的组中的一个制成。3.根据权利要求2所述的半导体器件，其中，所述含铝层的中心部分具有比所述扩散阻挡层更低的钛浓度。4.根据权利要求3所述的半导体器件，其中：所述扩散阻挡层的钛、钽或硅的浓度在从20％原子至50％原子的范围内，并且所述中心部分的钛或钽浓度在从5％原子至15％原子的范围内。5.根据权利要求3所述的半导体器件，其中，所述扩散阻挡层中的钛、钽或硅的浓度从所述中心部分上的一侧至所述含铝层的表面逐渐增大。6.根据权利要求3所述的半导体器件，其中，所述扩散阻挡层中的钛、钽或硅的浓度是恒定的。7.根据权利要求3所述的半导体器件，其中，所述中心部分的钛或钽的浓度是恒定的。8.根据权利要求3所述的半导体器件，其中，所述含铝层的铝浓度在从10％原子至30％原子的范围内。9.一种互补金属氧化物半导体(CMOS)器件，包括：第一场效应晶体管(FET)，包括设置在第一沟道区域上方的第一栅极结构；以及第二场效应晶体管，包括设置在第二沟道区域上方的第二栅极结构...

【专利技术属性】
技术研发人员：沙哈吉，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：