一种负量子电容器件及其制备方法技术

本发明专利技术公开一种负量子电容器件及其制备方法。该负量子电容器件包括：衬底；埋栅，形成在所述衬底中，其上表面与所述衬底上表面持平；高K介质层/石墨烯层/高K介质层叠层，形成在所述埋栅上，其中，石墨烯层封装在两层高K介质层之间，位于所述埋栅上方，其长度与所述埋栅长度相当，小于所述高K介质层的长度；二维材料层，形成在所述高K介质层上作为沟道；源电极和漏电极，分别形成在所述衬底上、所述二维材料层两侧，并部分覆盖所述二维材料层，且与埋栅无重叠。石墨烯层提供负量子电容，使器件内部总电容放大，能够有效降低亚阈值摆幅，提高器件的开关速度。器件的开关速度。器件的开关速度。

【技术实现步骤摘要】
一种负量子电容器件及其制备方法


[0001]本专利技术涉及本专利技术属于半导体逻辑器件工艺领域，具体涉及一种负量子电容器件及其制备方法。

技术介绍

[0002]随着电子纳米器件的微缩化，互补金属氧化物半导体(CMOS)电路中不断增加的功耗成为一个迫切需要解决的问题；器件工作电压的进一步降低受到了室温下场效应管器件亚阈值摆幅为60mV/dec的玻尔兹曼极限的限制。为了解决这一问题，多种新型陡峭亚阈值摆幅器件技术被提出，包括隧穿晶体管(TFET)和负电容晶体管(NCFET)。然而前者过小的驱动电流极大限制了实际应用，而基于铁电材料的NCFET的开关速度受限于较慢的铁电翻转时间。
[0003]基于二维金属系统的负量子电容效应同样能够实现类似于NCFET的内部电压放大机制，并且不依赖于铁电材料，不受限于铁电翻转的速度，以更快的开关速度实现亚阈值摆幅小于60mV/dec的器件性能。

技术实现思路

[0004]为了解决上述问题，本专利技术公开一种负量子电容器件及其制备方法，以降低亚阈值摆幅(SS)，提高器件的开关速度。
[0005]该负量子电容器件包括：衬底；埋栅，形成在所述衬底中，其上表面与所述衬底上表面持平；高K介质层/石墨烯层/高K介质层叠层，形成在所述埋栅上，其中，石墨烯层封装在两层高K介质层之间，位于所述埋栅上方，其长度与所述埋栅长度相当，小于所述高K介质层的长度；二维材料层，形成在所述高K介质层上作为沟道；源电极和漏电极，分别形成在所述衬底上、所述二维材料层两侧，并部分覆盖所述二维材料层，且与埋栅无重叠，其中，所述石墨烯层提供负量子电容，使器件内部总电容放大，从而降低亚阈值摆幅。
[0006]本专利技术的负量子电容器件中，优选地，所述石墨烯层为单原子层。
[0007]本专利技术的负量子电容器件中，优选地，所述高K介质层为Al2O3，HfO2，ZrO2，HZO。
[0008]本专利技术的负量子电容器件中，优选地，所述二维材料层为MoS2，WS2。
[0009]本专利技术的负量子电容器件中，优选地，所述衬底为Si/SiO2。
[0010]本专利技术还公开一种负量子电容器件制备方法，包括以下步骤：在衬底中形成埋栅，使其上表面与所述衬底上表面持平；在所述衬底上形成高K介质层/石墨烯层/高K介质层叠层，使其覆盖所述埋栅，其中，石墨烯层封装在两层高K介质层之间，位于所述埋栅上方，其长度与所述埋栅长度相当，小于所述高K介质层的长度；将二维材料层转移至所述高K介质层上作为沟道，使其覆盖所述高K介质层；在所述衬底上、所述二维材料层两侧形成源电极和漏电极，所述源电极和所述漏电极分别部分覆盖所述二维材料层，且与埋栅无重叠，其中，所述石墨烯层提供负量子电容，使器件内部总电容放大，从而降低亚阈值摆幅。
[0011]本专利技术的负量子电容器件制备方法中，优选地，所述石墨烯层为单原子层。
[0012]本专利技术的负量子电容器件制备方法中，优选地，所述高K介质层为Al2O3，HfO2，ZrO2，HZO。
[0013]本专利技术的负量子电容器件制备方法中，优选地，所述二维材料层为MoS2，WS2。
[0014]本专利技术的负量子电容器件制备方法中，优选地，采用原子层沉积方法在300℃下形成所述高K介质层。
[0015]当载流子密度足够低时，二维材料中的电子
‑
电子相互作用强，导致量子电容(QC)为负值。石墨烯是由碳原子组成的二维蜂窝结构，具有固有的二维半金属性质，当费米能量(E
F
)位于狄拉克点附近时，态密度(DOS)和载流子密度都非常低，这就精确地提供了负量子电容(NQC)。本专利技术将石墨烯封装在栅叠层中，通过放大内部电容获得较小的亚阈值摆幅(SS)，提高器件的开关速度。有望打破室温下场效应管亚阈值摆幅的玻尔兹曼极限，在制备高速低功耗器件方面获得进展。
附图说明
[0016]图1是负量子电容器件制备方法流程图。
[0017]图2是形成埋栅后的器件结构示意图。
[0018]图3是形成高K介质层/石墨烯层/高K介质层叠层后的器件结构示意图。
[0019]图4是形成二维材料层后的器件结构示意图。
[0020]图5是负量子电容器件结构示意图。
[0021]图6是负量子电容器件的等效电路。
具体实施方式
[0022]为了使本专利技术的目的、技术方案及优点更加清楚明白，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，应当理解，此处所描述的具体实施例仅用以解释本专利技术，并不用于限定本专利技术。所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本专利技术保护的范围。
[0023]在本专利技术的描述中，需要说明的是，术语“上”、“下”、“垂直”“水平”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本专利技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利技术的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。
[0024]此外，在下文中描述了本专利技术的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本专利技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本专利技术。除非在下文中特别指出，器件中的各个部分可以由本领域的技术人员公知的材料构成，或者可以采用将来开发的具有类似功能的材料。
[0025]图1是负量子电容器件制备方法流程图。如图1所示，在步骤S1中，在清洗过的Si100/SiO2101衬底上进行紫外光刻，其中SiO2层101厚度为285nm，光刻出一系列160μm
×
160μm的栅电极(pad)。然后，用反应离子蚀刻技术(RIE)刻蚀SiO2层101，得到深度为85nm的沟槽。其中，刻蚀气体为CHF3，体积流速为30sccm，压力为1.3Pa，RF功率为90W，蚀刻速率为
20nm/min，蚀刻过程持续4min15s。之后，沉积Ti/Pt形成金属埋栅102，所得结构如图2所示。其中，Ti层的厚度为15nm，Pt层的厚度为70nm。
[0026]在步骤S2中，形成高K介质层/石墨烯层/高K介质层叠层。具体而言，首先，采用原子层沉积方法(ALD)在300℃下在衬底上沉积10nm厚的Al2O3作为第一层高K介质层103。但是，本专利技术不限定于此，还可以采用HfO2，ZrO2，Hf
x
Zr
(1
‑
x)
O2(HZO)等作为高K介质。然后，利用机械剥离方法，将单原子层的石墨烯层104转移到第一层高K介质层103上，并且使其位于埋栅102范围上方。石墨烯层104的长度与埋栅102的长度相当，小于第一层高K介质层103的长度。接下来，在300℃下，采用ALD沉积本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种负量子电容器件，其特征在于，包括：衬底；埋栅，形成在所述衬底中，其上表面与所述衬底上表面持平；高K介质层/石墨烯层/高K介质层叠层，形成在所述埋栅上，其中，石墨烯层封装在两层高K介质层之间，位于所述埋栅上方，其长度与所述埋栅长度相当，小于所述高K介质层的长度；二维材料层，形成在所述高K介质层上作为沟道；源电极和漏电极，分别形成在所述衬底上、所述二维材料层两侧，并部分覆盖所述二维材料层，且与所述埋栅无重叠，其中，所述石墨烯层提供负量子电容，使器件内部总电容放大，从而降低亚阈值摆幅。2.根据权利要求1所述的负量子电容器件，其特征在于，所述石墨烯层为单原子层。3.根据权利要求1所述的负量子电容器件，其特征在于，所述高K介质层为Al2O3，HfO2，ZrO2或HZO。4.根据权利要求1所述的负量子电容器件，其特征在于，所述二维材料层为MoS2或WS2。5.根据权利要求1所述的负量子电容器件，其特征在于，所述衬底为Si/SiO2。6.一种负量子电容器件制备方法，其特征在于，包括以下步骤：在衬底中形...

【专利技术属性】
技术研发人员：朱颢，杨雅芬，张凯，孙清清，
申请(专利权)人：复旦大学，
类型：发明
国别省市：