半导体器件和形成半导体器件的方法技术

方法包括在导电部件上方沉积第一钝化层，其中第一钝化层具有第一介电常数；在第一钝化层上方形成电容器；在电容器上方沉积第二钝化层，其中第二钝化层具有大于第一介电常数的第二介电常数。该方法还包括在电容器上方形成电连接到电容器的再分布线；在再分布线上方沉积第三钝化层；以及形成穿透第三钝化层以电连接至再分布线的凸块下金属(UBM)。本申请的实施例还涉及半导体器件和形成半导体器件的方法。例还涉及半导体器件和形成半导体器件的方法。例还涉及半导体器件和形成半导体器件的方法。

【技术实现步骤摘要】
半导体器件和形成半导体器件的方法


[0001]本申请的实施例涉及半导体器件和形成半导体器件的方法。

技术介绍

[0002]在集成电路的形成中，诸如晶体管的集成电路器件形成在晶圆中的半导体衬底的表面处。然后，在集成电路器件上方形成互连结构。金属焊盘形成在互连结构上方并且电耦合至互连结构。钝化层和第一聚合物层形成在金属焊盘上方，金属焊盘通过钝化层和第一聚合物层中的开口暴露。
[0003]然后，可以形成再分布线以连接至金属焊盘的顶面，随后在再分布线上方形成第二聚合物层。凸块下金属(UBM)形成为延伸至第二聚合物层中的开口中，其中，UBM电连接至再分布线。可以将焊球放置在UBM上方并且回流。

技术实现思路

[0004]本申请的一些实施例提供了一种形成半导体器件的方法，包括：在导电部件上方沉积第一钝化层，其中，所述第一钝化层具有第一介电常数；在所述第一钝化层上方形成电容器；在所述电容器上方沉积第二钝化层，其中，所述第二钝化层具有大于所述第一介电常数的第二介电常数；在所述电容器上方形成电连接到所述电容器的再分布线；在所述再分布线上方沉积第三钝化层；以及形成穿透所述第三钝化层以电连接至所述再分布线的凸块下金属(UBM)。
[0005]本申请的另一些实施例提供了一种半导体器件，包括：导电焊盘；第一钝化层，位于所述导电焊盘上方，其中，所述第一钝化层包括第一介电材料，并且所述第一钝化层具有第一介电常数；第二钝化层，位于所述第一钝化层上方，其中，所述第二钝化层具有高于所述第一介电常数的第二介电常数；电容器，夹置在所述第一钝化层和所述第二钝化层之间；第三钝化层，位于所述第二钝化层上方；第一再分布线，穿透所述第二钝化层以接触所述电容器的电容器电极的顶面；以及第二再分布线，穿透所述第二钝化层和所述第一钝化层两者以接触所述导电焊盘。
[0006]本申请的又一些实施例提供了一种半导体器件，包括：导电部件；第一蚀刻停止层，位于所述导电部件上方并且接触所述导电部件；第一钝化层，位于所述第一蚀刻停止层上方，其中，所述第一钝化层具有第一孔隙率值；电容器，位于所述第一钝化层上方；第二蚀刻停止层，位于所述电容器上方；第二钝化层，位于所述第二蚀刻停止层上方，其中，所述第二钝化层具有低于所述第一孔隙率值的第二孔隙率值；第一再分布线，穿透所述第二钝化层和所述第二蚀刻停止层以电连接到所述电容器；以及第二再分布线，穿透所述第二钝化层、所述第一钝化层和所述第一蚀刻停止层以电连接到所述导电部件。
附图说明
[0007]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各方面。应该注意，
根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0008]图1至15示出了根据一些实施例的封装的形成中间阶段的截面视图。
[0009]图16示出了根据一些实施例的用于形成器件的工艺流程。
具体实施方式
[0010]以下公开提供了许多用于实现本专利技术的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可以在各个示例中重复参考数字和/字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
[0011]此外，为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
之上”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。
[0012]根据一些实施例提供了器件和及其形成方法。该器件包括电容器，其可以是金属
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绝缘体
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金属(MIM)电容器。电容器形成在第一钝化层上方，并被第二钝化层覆盖。第一钝化层具有比第二钝化层低的k值。当使用相同的蚀刻气体蚀刻时，第一钝化层比第二钝化层更快地被蚀刻，从而在蚀刻工艺中，减小了负载效应。根据一些实施例示出了封装件的形成中的中间阶段。讨论了一些实施例的一些变型。贯穿各个视图和示例性实施例，相同参考标号用于表示相同的元件。
[0013]图1至图15示出了根据本专利技术的一些实施例的在器件的形成中的中间阶段的截面图。相应的工艺也示意性地反映在如图16所示的工艺流程200中。可以理解，尽管使用器件晶圆和器件管芯作为示例，但是本专利技术的实施例也可以应用于在其他器件(封装组件)中形成导电部件，其他器件包括但不限于封装衬底、中介层、封装件等。
[0014]图1示出了集成电路器件20的截面图。根据本专利技术的一些实施例，器件20是或包括器件晶圆，该器件晶圆包括有源器件和可能的无源器件，它们被表示为集成电路器件26。器件20中可以包括多个芯片22，其中示出了其中一个芯片22。根据本专利技术的可选实施例，器件20是中介层晶圆，中介层晶圆没有有源器件，并且可以包括或可以不包括无源器件。根据本专利技术的又一可选实施例，器件20是或包括封装衬底条，该封装衬底条包括无芯封装衬底或其中具有芯的有芯封装衬底。在随后的讨论中，将器件晶圆用作器件20的示例，并且器件20也可以称为晶圆20。本专利技术的实施例也可以应用于中介层晶圆、封装衬底、封装件等。
[0015]根据本专利技术的一些实施例，晶圆20包括半导体衬底24和形成在半导体衬底24的顶面处的部件。半导体衬底24可以由以下材料形成或包括以下材料：晶体硅、晶体锗、硅锗、碳掺杂的硅或III
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V化合物半导体，诸如GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP等。半导体衬底24也可以是体半导体衬底或绝缘体上半导体(SOI)衬底。可以在半导体衬底24中
形成浅沟槽隔离(STI)区域(未示出)以隔离半导体衬底24中的有源区域。尽管未示出，但是通孔可以(或可以不)形成为延伸至半导体衬底24中，其中，通孔用于将晶圆20的相对侧上的部件电互连。
[0016]根据本专利技术的一些实施例，晶圆20包括形成在半导体衬底24的顶面上的集成电路器件26。根据一些实施例，集成电路器件26可以包括互补金属氧化物半导体(CMOS)晶体管、电阻器、电容器、二极管等。这里未示出集成电路器件26的细节。根据可选实施例，晶圆20用于形成中介层(中介层没有有源器件)，并且衬底24可以是半导体衬底或介电衬底。
[0017]层间电介质(ILD)28形成在半导体衬底24上方，并且填充集成电路器件26中的晶体管(未示出)的栅极堆叠件之间的间隔。根据一些实施例，I本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种形成半导体器件的方法，包括：在导电部件上方沉积第一钝化层，其中，所述第一钝化层具有第一介电常数；在所述第一钝化层上方形成电容器；在所述电容器上方沉积第二钝化层，其中，所述第二钝化层具有大于所述第一介电常数的第二介电常数；在所述电容器上方形成电连接到所述电容器的再分布线；在所述再分布线上方沉积第三钝化层；以及形成穿透所述第三钝化层以电连接至所述再分布线的凸块下金属(UBM)。2.根据权利要求1所述的方法，其中，沉积所述第二钝化层包括将相同的材料沉积为所述第一钝化层，其中，与所述第二钝化层相比，更多的致孔剂掺入所述第一钝化层。3.根据权利要求1所述的方法，其中，形成所述电容器包括形成金属
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绝缘体
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金属电容器。4.根据权利要求1所述的方法，还包括：在形成所述第一钝化层之前，沉积第一蚀刻停止层；在形成所述电容器之后并且在沉积所述第二钝化层之前，沉积第二蚀刻停止层；以及实施蚀刻工艺以蚀刻穿过所述第二钝化层，以形成停止在所述第二蚀刻停止层的第一顶面上的第一开口，以及蚀刻穿过所述第二钝化层和所述第一钝化层以形成停止在所述第一蚀刻停止层的顶面上的第二开口。5.根据权利要求4所述的方法，其中，所述第一开口和所述第二开口在相同的蚀刻工艺中形成。6.根据权利要求4所述的方法，还包括：在共同的工艺中，蚀刻穿过所述第一蚀刻停止层和所述第二蚀刻停止层。...

【专利技术属性】
技术研发人员：黄嘉铭，郑明达，李松柏，陈荣佑，管清华，李梓光，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：