电荷积分计数式电路以及模拟存算一体结构制造技术

本发明专利技术提供一种电荷积分计数式电路及模拟存算一体结构，该电路的缓冲池输入端连接放电位线，限流器第一输入端连接在缓冲池的输出端，第二输入端接入偏置电压，输出端连接反馈控制单元的输入端；反馈控制单元的第一输入端连接延时器的输出端，第二输入端接入SET信号，第三输入端连接限流器的输出端；初始化单元一端连接反馈控制单元的输出端，另一端接地；充放电单元一端连接反馈控制单元的输出端，另一端接地；放电单元一端连接反馈控制单元的输出端、一端连接延时器的输出端，另一端接地；比较器第一输入端连接反馈控制单元的输出端，第二输入端接入基准电压，输出端连接延时器的输入端，计数器的输出端用于输出信号，提升了精度，减少误差。减少误差。减少误差。

【技术实现步骤摘要】
电荷积分计数式电路以及模拟存算一体结构


[0001]本专利技术涉及半导体集成电路
，尤其涉及一种电荷积分计数式电路以及模拟存算一体结构。

技术介绍

[0002]存算一体计算技术目前被认为是后摩尔时代解决大数据实时智能处理的高效硬件方案之一，也是目前深度学习神经网络高效实施方案之一。对于深度学习神经网络应用，其最频繁的运算是乘积累加运算(Multiply Accumulate,简称MAC)，通过存内计算的方式可以高效的实现MAC运算，从而在大幅度提高性能的同时降低功耗。目前主流技术其中的一个重要分支是使用SRAM、ReRAM、Flash等存储介质实现的模拟存算一体。其中，多比特精度ADC面积功耗开销比较大，是目前的核心问题。积分计数的adc是目前新提出的解决方案之一，但在实际操作中有很大的问题，运放的延时造成每次放电额度不等，放电时间内的输入也可能会被直接放掉不被记入，同时放电也有可能不充分，存在放电到较低电压后就停止，最终导致误差较大。
[0003]举例来说，图1为现有模拟存算一体结构；参见图1，外部的数字输入信号需要先经过DAC转换为模拟信号值，作为模拟计算阵列的输入。模拟计算阵列由复数的SRAM、ReRAM或其他存储介质计算单元组成。阵列实现乘加计算并输出模拟量的计算结果。最终，ADC模数转换装置将模拟量转化为数字信号作为输出结果。ADC占用电路面积以及功耗开销比较大，现有电荷积分技术结构参见图2，电荷从存储单元CBL上传输而来，累计在C2上，当电容上累积的电压达到Vref时比较器就会工作，使得N2打开，对C2进行放电，当放电使得C2上电压下降后N2会重新关闭，C2继续充电。循环往复。但是，当CBL上有突发大量电荷涌入，C2电压会超出Vref很多。其次当放电的时候C2电压没有降到GND之前N2就有可能已经关闭了，放电不充分。这两者共同造成了每次C2放电的电荷量不固定，造成误差。再有，在放电的时候CBL上仍有可能有电荷流入，这时候流入的电荷将不被计算在内，造成误差。

技术实现思路

[0004]针对现有技术中的问题，本专利技术提供一种电荷积分计数式电路以及模拟存算一体结构，能够至少部分地解决现有技术中存在的问题。
[0005]为了实现上述目的，本专利技术采用如下技术方案：
[0006]第一方面，提供一种电荷积分计数式电路，包括：缓冲池、限流器、反馈控制单元、初始化单元、充放电单元、放电单元、比较器、延时器以及计数器；
[0007]所述缓冲池输入端连接放电位线，所述限流器的第一输入端连接在所述缓冲池的输出端，第二输入端接入偏置电压，输出端连接所述反馈控制单元的输入端；所述反馈控制单元的第一输入端连接所述延时器的输出端，第二输入端接入SET信号，第三输入端连接所述限流器的输出端；所述初始化单元一端连接所述反馈控制单元的输出端，另一端接地；所述充放电单元一端连接所述反馈控制单元的输出端，另一端接地；所述放电单元一端连接
所述反馈控制单元的输出端、一端连接所述延时器的输出端，另一端接地；
[0008]所述比较器第一输入端连接所述反馈控制单元的输出端，第二输入端接入基准电压，输出端连接所述延时器的输入端，所述延时器的输出端连接所述计数器的输入端，所述计数器的输出端用于输出信号。
[0009]进一步地，所述缓冲池包括：缓冲电容，所述缓冲电容一端连接所述放电位线并通过开关接入基准电压，另一端接地。
[0010]进一步地，所述限流器包括：第一NMOS晶体管，所述第一NOMS晶体管的栅极接入偏置电压，漏极连接所述放电位线，源极连接所述反馈控制单元。
[0011]进一步地，所述反馈控制单元包括：或非门以及第二NMOS晶体管；
[0012]所述或非门的一个输入端作为所述反馈控制单元的第一输入端，连接所述延时器的输出端，所述或非门的另一个输入端作为所述反馈控制单元的第二输入端，接入SET信号，所述或非门的输出端连接所述第二NMOS晶体管的栅极，所述第二NMOS晶体管的漏极连接所述限流器的输出端，源极作为所述反馈控制单元的输出端。
[0013]进一步地，初始化单元包括：第三NOMS晶体管，所述第三NOMS晶体管的栅极接入SET信号，漏极连接所述反馈控制单元的输出端，源极接地。
[0014]进一步地，所述放电单元包括：第四NOMS晶体管，所述第四NOMS晶体管的连接所述延时器的输出端，漏极连接所述反馈控制单元的输出端，源极接地。
[0015]进一步地，所述充放电单元包括：电容，所述电容一端连接所述反馈控制单元的输出端，另一端接地。
[0016]进一步地，所述延时器包括串联的多个反相器。
[0017]第二方面，提供一种模拟存算一体结构，包括：用于将数字输入信号转换为模拟信号的输入转换模块、连接所述输入转换模块的存算一体单元阵列、连接在所述存算一体单元阵列输出端的如上述的电荷积分计数式电路；
[0018]所述电荷积分计数式电路用于将存算一体单元阵列输出的模拟信号转换为数字输出。
[0019]本专利技术提供的电荷积分计数式电路以及模拟存算一体结构，包括：缓冲池、限流器、反馈控制单元、初始化单元、充放电单元、放电单元、比较器、延时器以及计数器；所述缓冲池输入端连接放电位线，所述限流器的第一输入端连接在所述缓冲池的输出端，第二输入端接入偏置电压，输出端连接所述反馈控制单元的输入端；所述反馈控制单元的第一输入端连接所述延时器的输出端，第二输入端接入SET信号，第三输入端连接所述限流器的输出端；所述初始化单元一端连接所述反馈控制单元的输出端，另一端接地；所述充放电单元一端连接所述反馈控制单元的输出端，另一端接地；所述放电单元一端连接所述反馈控制单元的输出端、一端连接所述延时器的输出端，另一端接地；所述比较器第一输入端连接所述反馈控制单元的输出端，第二输入端接入基准电压，输出端连接所述延时器的输入端，所述延时器的输出端连接所述计数器的输入端，所述计数器的输出端用于输出信号，通过采用上述电荷积分计数式电路，每次放电的单位电荷量更加稳定，提升了精度，减少误差。
[0020]为让本专利技术的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
[0021]为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
[0022]图1为现有模拟存算一体结构；
[0023]图2示出现有电荷积分计数单元；
[0024]图3示出了本专利技术实施例中的电荷积分计数式电路的模块图；
[0025]图4示出了本专利技术实施例中的电荷积分计数式电路的电路图一；
[0026]图5示出了本专利技术实施例中的电荷积分计数式电路的电路图二；
[0027]图6示出了本专利技术实施例中的脉本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电荷积分计数式电路，其特征在于，包括：缓冲池、限流器、反馈控制单元、初始化单元、充放电单元、放电单元、比较器、延时器以及计数器；所述缓冲池输入端连接放电位线，所述限流器的第一输入端连接在所述缓冲池的输出端，第二输入端接入偏置电压，输出端连接所述反馈控制单元的输入端；所述反馈控制单元的第一输入端连接所述延时器的输出端，第二输入端接入SET信号，第三输入端连接所述限流器的输出端；所述初始化单元一端连接所述反馈控制单元的输出端，另一端接地；所述充放电单元一端连接所述反馈控制单元的输出端，另一端接地；所述放电单元一端连接所述反馈控制单元的输出端、一端连接所述延时器的输出端，另一端接地；所述比较器第一输入端连接所述反馈控制单元的输出端，第二输入端接入基准电压，输出端连接所述延时器的输入端，所述延时器的输出端连接所述计数器的输入端，所述计数器的输出端用于输出信号。2.根据权利要求1所述的电荷积分计数式电路，其特征在于，所述缓冲池包括：缓冲电容，所述缓冲电容一端连接所述放电位线并通过开关接入基准电压，另一端接地。3.根据权利要求1所述的电荷积分计数式电路，其特征在于，所述限流器包括：第一NMOS晶体管，所述第一NOMS晶体管的栅极接入偏置电压，漏极连接所述放电位线，源极连接所述反馈控制单元。4.根据权利要求1所述的电荷积分计数式电路，其特征在于，所述反馈控制单元包括：或非门以及第二NMOS晶体管；所述或非门的一个输入端作为所述反馈控制单元的第一输入端，...

【专利技术属性】
技术研发人员：张和，康旺，赵巍胜，
申请(专利权)人：北京航空航天大学，
类型：发明
国别省市：