一种低成本集成芯片电感的制备方法技术

本发明专利技术提供的一种低成本集成芯片电感的制备方法，它包括有以下步骤：绕制线圈、模压成型、固化、倒角、绝缘包覆、研磨、电镀。本次发明专利技术的集成芯片电感迭代了现行业的绕线型NR电感、绕线型CD电感、绕线型磁屏蔽电感、铜片端电极型一体成型电感的技术，从而大大降低了产品的生产成本，减小产品在电路板上的安装尺寸，增加了集成电路PCB板的安装空间，本发明专利技术可以实现智能制造，做到资源节约，环境友好，可以为世界电子产业发展创造独特价值。界电子产业发展创造独特价值。界电子产业发展创造独特价值。

【技术实现步骤摘要】
一种低成本集成芯片电感的制备方法


[0001]本专利技术涉及电感技术，尤其是指一种低成本集成芯片电感的制备方法。

技术介绍

[0002]传统电感包括有绕线型NR电感、绕线型CD电感、绕线型磁屏蔽电感、铜片端电极型一体成型电感；其中绕线型NR电感本体为磁芯加上绕线/点胶/焊锡后制成，因本体结构、材料特性及生产制程原因导致产品有以下几点缺陷：1.产品本体强度较差。2.产品耐电流/直流电阻特性较差。3.产品无法在高频下使用；绕线型CD电感为磁芯加上绕线/焊锡后制成，因本体结构、材料特性及生产制程原因导致产品有以下几点缺陷：1.产品本体强度很差。2.产品耐电流/直流电阻特性较差。3.产品无法在高频下使用。4.产品线圈本体直接外露导致产品有短路/磁漏等风险；绕线型磁屏蔽电感本体为磁芯加上绕线/焊锡/组装磁套后制成，因本体结构、材料特性及生产制程原因导致产品有以下几点缺陷：1.产品本体强度较差。2.产品耐电流/直流电阻特性较差。3.产品无法在高频下使用。4.产品为组装型电感，生产效率低导致产品成本高，不利于大规模生产，满足不了市场需求；铜片端电极型一体成型电感的产品综合特性较差，生产投资大且产品生产成本高，不利于大规模生产，满足不了市场需求。

技术实现思路

[0003][0004]本专利技术的目的在于提供一种“L”型电极并采用绝缘包覆，本次专利技术的一种低成本集成芯片电感迭代了现行业的绕线型NR电感、绕线型CD电感、绕线型磁屏蔽电感、铜片端电极型一体成型电感的技术，从而大大降低了产品的生产成本，节省了在电路板上的安装尺寸，增加了集成电路PCB板的安装空间，为集成电路产业的高度集成化发展创造有利条件；在尺寸相同情况下产品综合性能大幅提升。
[0005]为实现上述目的，本专利技术所提供的技术方案为：一种低成本集成芯片电感的制备方法，它包括有以下主要步骤：绕制线圈、模压成型、倒角、固化、绝缘包覆、研磨、电镀。
[0006]作为上述工艺的扩充，本专利技术的工艺还可以采用以下步骤：绕制空心线圈、模压成型、烘烤固化、熟胚倒角、绝缘包覆、研磨、电极镀镍、电极镀铜、电镀金属化电极、检测包装。
[0007]作为上述工艺的优选步骤：所述空心线圈的绕制，其绕制方式采用在绕线治具上多轴绕制，必须参照相应的技术标准。
[0008]作为上述工艺的优选步骤：所述模压成型是通过将含空心线圈的绕线治具放入成型机的模具中，再将线圈定点植入模腔，在模腔中注满金属粉末冲压成型制品；成型密度不小于3g/cm
³
。
[0009]作为上述工艺的优选步骤：所述烘烤固化是将制品放入烤箱设备内进行烘烤固化，使用烘烤温度不小于80℃，烘烤时间不少于1H的烘烤条件完成烘烤作业。
[0010]作为上述工艺的优选步骤：所述的熟胚倒角是将烘烤固化后的制品按制品重量与
倒角介质以一定比例混合后放入倒角设备完成熟胚倒角作业。
[0011]作为上述工艺的优选步骤：所述的绝缘包覆是使用聚酰亚胺系材料对制品表面进行绝缘包覆处理，绝缘层厚度为不低于3um，制品包覆后在100℃以上烘烤0.5小时以上固化绝缘层。
[0012]作为上述工艺的优选步骤：所述的研磨是将制品整齐排列到治具内，使用高精密磨床对制品进行研磨作业，制品单边研磨不小于3um（绝缘层厚度），研磨后露出制品端部漆包铜线截面。
[0013]作为上述工艺的优选步骤：所述的电极镀铜是将研磨后的制品电镀一层不小于1um的铜层。作为上述工艺的优选步骤：所述的电镀金属化电极是将制品采用真空镀膜工艺（PVD技术）、传统电镀工艺中的一种或两种工艺结合，在原一次镀好铜的表面上再增加所需要的金属及合金材料镀层，以增加制品可焊性，耐焊性和附着力。
[0014]作为上述工艺的优选步骤：所述的检测包装是将制品进行检测以剔除尺寸、外观及特性不良品，然后进行包装。
[0015]本专利技术的技术优势在于： 1）、本专利技术的技术优势在于提供一种只保留底部电极或“L”型电极并采用绝缘材料包覆产品本体的金属磁粉芯集成芯片电感，节省了浆料封端电镀型一体成型电感、铜片端电极型一体成型电感的侧面堆锡尺寸，从而减小产品在电路板上的安装尺寸，增加了集成电路PCB板的安装空间，并大幅降低生产成本，产品具有高可靠性，高性价比，为集成电路产业的高度集成化发展创造有利条件；在尺寸相同情况下产品综合性能大幅提升。
[0016]2）、制造过程使用真空镀膜技术（PVD技术）或传统的电镀工艺，从而节约制造成本，提高制程良率。
[0017]3）、采用新的绝缘包覆材料和绝缘包覆工艺将产品绝缘涂层厚度做到3um以上，绝缘包覆材料为热固型环保聚酰亚胺系材料。
[0018]4）、采用本方案制备的电感器件具备高频率、低损耗、芯片化、小型化、耐高压、高可靠的优点，完全符合电子元器件高端产品发展趋势，其应用范围广，此类传感器件能满足智能终端、5G、工业互联网、数据中心、新能源汽车、智能电网、航空航天、高铁等行业的需求。
附图说明
[0019]图1为本专利技术的工艺流程图。
[0020]图2为本专利技术与市面产品的负载电流特性对比图。
[0021]图3为本专利技术与市面产品的特性对比图。
[0022]图4为本专利技术产品的特性实测数据。
[0023]图5为本专利技术的“L”型电极产品示意图。
[0024]图6为本专利技术的产品正面X光透视图。
[0025]图7为本专利技术的产品侧面X光透视图。
[0026]图8为本专利技术的老化负载试验数据图表。
[0027]图9为本专利技术的推力试验数据图表。
[0028]图10为本专利技术的百格试验数据图表。
[0029]图11为本专利技术的盐酸试验数据图表。
[0030]图12为本专利技术的高温储存数据图表。
[0031]图13为本专利技术的金相切片试验数据图表。
[0032]图14为本专利技术的层间试验数据图表。
具体实施方式
[0033][0034]下面结合所有附图对本专利技术作进一步说明，参见附图1至附图5，本专利技术的较佳实施例为：一种低成本集成芯片电感的制备方法包括以下步骤：绕制空心线圈、模压成型、烘烤固化、熟胚倒角、绝缘包覆、研磨、电极镀镍、电极镀铜、电镀金属化电极、检测包装；其中，第一步骤：绕制空心线圈：根据制品规格设定要求制作空心线圈；其绕制方式采用在绕线治具上多轴绕制，必须达到相应的技术标准。漆包铜线的选取及绕制经过反复试验，取得了可以批量生产的绕线设备参数及线材的规格数据。绕线方式采用在绕线治具上多轴绕制，在节省料片的同时提升绕线速度。
[0035]第二步骤：模压成型：采用羰基铁粉、合金材料（铁硅，铁硅铬，铁镍，铁硅铝及非晶纳米晶等材料体系）或铁氧体材料成型、研发团队经过多次的试验，记录数据，统计分析后筛选出最佳的羰基粉末成份配方如下：将羰基铁粉/合金材料/铁氧体材料：环氧树脂：丙酮按照重量比例100：≤7：≤20混合均匀，然后在温度为≤80℃条件下保温1
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3小时，然后本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种低成本集成芯片电感的制备方法，其特征在于：它包括有以下步骤：绕制线圈、模压成型、烘烤固化、倒角、绝缘包覆、研磨、电镀。2.根据权利要求1所述的一种低成本集成芯片电感的制备方法，其特征在于：所述的步骤包括有：绕制空心线圈、模压成型、烘烤固化、熟胚倒角、绝缘包覆、研磨、电极镀镍、电极镀铜、电极镀锡、检测包装。3.根据权利要求1所述的一种低成本集成芯片电感的制备方法，其特征在于：所述线圈的绕制是在绕线治具上多轴绕制形成空心线圈。4.根据权利要求1所述的一种低成本集成芯片电感的制备方法，其特征在于：所述模压成型是通过将含线圈的绕线治具放入成型机的模具中，再将线圈定点植入模腔，在模腔中注满金属粉末冲压成型制品。5.根据权利要求1所述的一种低成本集成芯片电感的制备方法，其特征在于：所述的烘烤固化是将...

【专利技术属性】
技术研发人员：苏立良，苏立锋，宋树华，黄利清，刘明松，龙清寿，刘余，苏学远，
申请(专利权)人：创一科技长沙有限公司，
类型：发明
国别省市：