执行位线性变换的技术制造技术

本发明专利技术公开了执行位线性变换的技术，具体公开了执行位矩阵乘法和累加运算的装置、系统和技术。在至少一个实施例中，响应于执行位矩阵乘法和累加运算来确定伽罗瓦(Galois)余数。阵乘法和累加运算来确定伽罗瓦(Galois)余数。阵乘法和累加运算来确定伽罗瓦(Galois)余数。

【技术实现步骤摘要】
执行位线性变换的技术


[0001]至少一个实施例涉及用于执行和促进位线性变换的处理资源。例如，至少一个实施例涉及根据本文描述的各种新技术的用于第五代(5G)无线通信低密度奇偶校验编码的处理器或计算系统。

技术介绍

[0002]诸如低密度奇偶校验(LDPC)编码和伽罗瓦余数确定之类的位线性变换，会占用大量内存、时间或计算资源。可以改善用于位线性变换的内存、时间或计算资源的量。
附图说明
[0003]图1示出了根据至少一个实施例的基于至少一个位矩阵乘法累加(BMMA)运算来确定变换结果的技术的流程图；
[0004]图2示出了根据至少一个实施例的生成结果矩阵的技术的流程图；
[0005]图3是示出根据至少一个实施例的用于BMMA指令的寄存器映射的框图；
[0006]图4是示出根据至少一个实施例的用于BMMA指令的矩阵的寄存器映射的框图；
[0007]图5是根据至少一个实施例的说明用于BMMA指令的矩阵的寄存器映射的框图；
[0008]图6示出了根据至少一个实施例的用于一组伽罗瓦域多项式的矩阵；
[0009]图7示出了根据至少一个实施例的用于生成伽罗瓦余数的技术的流程图；
[0010]图8是根据至少一个实施例的示出了用于BMMA指令的寄存器映射的框图；
[0011]图9是根据至少一个实施例的示出了用于BMMA指令的寄存器映射的框图；
[0012]图10是根据至少一个实施例的示出了用于BMMA指令的寄存器映射的框图；
[0013]图11是根据至少一个实施例的示出了用于BMMA指令的寄存器映射的框图；
[0014]图12是根据至少一个实施例的示出了用于BMMA指令的寄存器映射的框图；
[0015]图13是根据至少一个实施例的示出了用于BMMA指令的寄存器映射的框图；
[0016]图14示出了根据至少一个实施例的奇偶方程的编码到用于奇偶编码矩阵的BMMA指令序列的映射；
[0017]图15示出了根据至少一个实施例的示例数据中心系统；
[0018]图16A示出了根据至少一个实施例的自主车辆的示例；
[0019]图16B示出了根据至少一个实施例的图16A的自主车辆的相机位置和视野的示例；
[0020]图16C是根据至少一个实施例的示出图16A的自主车辆的示例系统架构的框图；
[0021]图16D是根据至少一个实施例的示出用于一个或更多个基于云的服务器与图16A的自主车辆之间进行通信的系统的图；
[0022]图17是根据至少一个实施例的示出计算机系统的框图；
[0023]图18是根据至少一个实施例的示出计算机系统的框图；
[0024]图19示出了根据至少一个实施例的计算机系统；
[0025]图20示出了根据至少一个实施例的计算机系统；
[0026]图21A示出了根据至少一个实施例的计算机系统；
[0027]图21B示出了根据至少一个实施例的计算机系统；
[0028]图21C示出了根据至少一个实施例的计算机系统；
[0029]图21D示出了根据至少一个实施例的计算机系统；
[0030]图21E和图21F示出了根据至少一个实施例的共享编程模型；
[0031]图22示出了根据至少一个实施例的示例性集成电路和相关的图形处理器。
[0032]图23A和图23B示出了根据至少一个实施例的示例性集成电路和相关联的图形处理器。
[0033]图24A和图24B示出了根据至少一个实施例的附加的示例性图形处理器逻辑；
[0034]图25示出了根据至少一个实施例的计算机系统；
[0035]图26A示出了根据至少一个实施例的并行处理器；
[0036]图26B示出了根据至少一个实施例的分区单元；
[0037]图26C示出了根据至少一个实施例的处理集群；
[0038]图26D示出了根据至少一个实施例的图形多处理器；
[0039]图27示出了根据至少一个实施例的多图形处理单元(GPU)系统；
[0040]图28示出了根据至少一个实施例的图形处理器；
[0041]图29是根据至少一个实施例的示出用于处理器的处理器微架构的框图；
[0042]图30示出了根据一个或更多个实施例的图形处理器的至少部分；
[0043]图31示出了根据一个或更多个实施例的图形处理器的至少部分；
[0044]图32示出了根据一个或更多个实施例的图形处理器的至少部分；
[0045]图33是根据至少一个实施例的图形处理器的图形处理引擎的框图；
[0046]图34是根据至少一个实施例的图形处理器核心的至少部分的框图；
[0047]图35A和图35B示出了根据至少一个实施例的线程执行逻辑，其包括图形处理器核心的处理元件的阵列。
[0048]图36示出了根据至少一个实施例的并行处理单元(“PPU”)；
[0049]图37示出了根据至少一个实施例的通用处理集群(“GPC”)；
[0050]图38示出了根据至少一个实施例的并行处理单元(“PPU”)的存储器分区单元；
[0051]图39示出了根据至少一个实施例的流式多处理器；
[0052]图40示出了根据至少一个实施例的用于在5G无线通信网络内传送数据的网络；
[0053]图41示出了根据至少一个实施例的用于5G LTE无线网络的网络架构；
[0054]图42是示出了根据至少一个实施例的根据LTE和5G原理进行操作的移动电信网络/系统的一些基本功能图；
[0055]图43示出了根据至少一个实施例的可以是5G网络架构的一部分的无线接入网络；
[0056]图44提供了根据至少一个实施例的5G移动通信系统的示例说明，其中使用了多种不同类型的设备；
[0057]图45示出了根据至少一个实施例的示例性高级系统；
[0058]图46示出了根据至少一个实施例的网络系统的架构；
[0059]图47示出了根据至少一个实施例的设备的示例组件；
[0060]图48示出了根据至少一个实施例的基带电路的示例性接口；
[0061]图49示出了根据至少一个实施例的上行链路信道的示例；
[0062]图50示出了根据至少一个实施例的网络系统的架构；
[0063]图51示出了根据至少一个实施例的控制平面协议栈；
[0064]图52示出了根据至少一个实施例的用户平面协议栈；
[0065]图53示出了根据至少一个实施例的核心网络的组件；以及
[0066]图54示出了根据至少一个实施例的用于支持网络功能虚拟化(NFV)的系统的组件。
具体实施方式
[0067]在以下描述中，阐述了许多具体细节以提供对至少一个实施例的更透彻的理解。然而，对于本领域的技术人员将显而易见的是，可以在没有一个或更多个这些具有细节的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种处理器，包括：一个或更多个电路，用于执行一个或更多个操作，以响应于执行位矩阵乘法和累加(BMMA)运算来计算伽罗瓦余数值。2.根据权利要求1所述的处理器，其中所述BMMA运算包括按位AND运算。3.根据权利要求2所述的处理器，其中所述一个或更多个电路用于至少部分地基于XOR运算来计算所述伽罗瓦余数值，所述XOR运算被应用于所述按位AND运算的结果的至少一部分。4.根据权利要求2所述的处理器，其中所述伽罗瓦余数值是第一伽罗瓦余数值，并且所述一个或更多个电路用于响应于执行所述位矩阵乘法和累加运算，与所述第一伽罗瓦余数值并行地计算一个或更多个附加伽罗瓦余数值。5.根据权利要求2所述的处理器，其中所述一个或更多个电路用于至少部分地基于伽罗瓦多项式的矩阵表示来生成一组值，将所述第一组值加载到第一寄存器中，以及至少部分地基于所述第一寄存器中的所述第一组值来计算所述伽罗瓦余数值。6.根据权利要求5所述的处理器，其中所述伽罗瓦多项式具有一阶值，所述一个或更多个电路用于将第二组值加载到第二寄存器中，其中所述第二组值表示具有二阶值的一个或更多个多项式，所述二阶值比所述一阶值高，并且所述一个或更多个电路用于至少部分地基于所述第二寄存器中的所述第二组值来计算所述伽罗瓦余数值。7.根据权利要求6所述的处理器，其中所述一个或更多个电路用于将第三组值加载到所述第二寄存器中，其中所述第三组值表示一个或更多个多项式，并且所述一个或更多个电路用于至少部分地基于所述第一寄存器中的所述第一组值和所述第二寄存器中的所述第三组值来计算一个或更多个附加伽罗瓦余数值。8.根据权利要求7所述的处理器，其中所述伽罗瓦多项式的阶数为8，并且由所述第三组值表示的所述一个或更多个多项式中的每个多项式的阶数为127。9.一种机器可读介质，其上存储有指令集，所述指令集如果由一个或更多个处理器执行，则使得所述一个或更多个处理器至少：执行一个或更多个操作，以响应于执行位矩阵乘法和累加(BMMA)运算来计算伽罗瓦余数值。10.根据权利要求9所述的机器可读介质，其中所述BMMA运算包括按位AND运算。11.根据权利要求10所述的机器可读介质，其中所述指令集如果由所述一个或更多个处理器执行，还使得所述一个或更多个处理器至少部分地基于XOR运算来计算所述伽罗瓦余数值，所述XOR运算被应用于所述按位AND运算的结果的至少一部分。12.根据权利要求10所述的机器可读介质，其中所述伽罗瓦余数值是第一伽罗瓦余数值，并且所述指令集如果由所述一个或更多个处理器执行，还使得所述一个或更多个处理器响应于执行所述位矩阵乘法和累加运算，与所述第一伽罗瓦余数值并行地计算一个或更多个附加伽罗瓦余数值。13.根据权利要求10所述的机器可读介质，其中所述指令集如果由所述一个或更多个处理器执行，还使得所述一个或更多个处理器至少部分地基于伽罗瓦多项式的矩阵表示来生成一组值，将所述第一组值加载到第一寄存器中，以及至少部分地基于所述第一寄存器中的所述第一组值来计算所述伽罗瓦余数值。
14.根据权利要求13所述的机器可读介质，其中所述伽罗瓦多项式具有一阶值，其中所述指令集如果由所述一个或更多个处理器执行，还使得所述一个或更多个处理器将第二组值加载到第二寄存器中，其中所述第二组值表示具有二阶值的一个或更多个多项式，所述二阶值比所述一阶值高，并且还使得所述一个或更多个处理器至少部分地基于所述第二寄存器中的所述第二组值来计算所述伽罗瓦余数值。15.根据权利要求14所述的机器可读介质，其中所述指令集如果由所述一个或更多个处理器执行，还使得所述一个或更多个处理器将第三组值加载到所述第二寄存器中，其中所述第三组值表示一个或更多个多项式，并且还使得所述一个或更多个...

【专利技术属性】
技术研发人员：N，
申请(专利权)人：辉达公司，
类型：发明
国别省市：