晶体管栅极及其形成方法技术

本公开涉及晶体管栅极及其形成方法。一种器件包括：第一纳米结构；第二纳米结构，第二纳米结构位于第一纳米结构之上；第一高k栅极电介质，第一高k栅极电介质围绕第一纳米结构设置；第二高k栅极电介质，第二高k栅极电介质围绕第二纳米结构设置；以及栅极电极，栅极电极位于第一高k栅极电介质和第二高k栅极电介质之上。栅极电极中位于第一纳米结构和第二纳米结构之间的部分包括填充第一高k栅极电介质和第二高k栅极电介质之间的区域的p型功函数金属的第一部分。属的第一部分。属的第一部分。

【技术实现步骤摘要】
晶体管栅极及其形成方法


[0001]本公开涉及晶体管栅极及其形成方法。

技术介绍

[0002]半导体器件用于各种电子应用，例如，个人计算机、手机、数码相机 和其他电子设备。半导体器件通常是通过以下方式来制造的：在半导体衬 底之上按顺序地沉积绝缘层或电介质层、导电层和半导体材料层，以及使 用光刻将各种材料层图案化以在其上形成电路组件和元件。
[0003]半导体工业通过不断减小最小特征尺寸，不断提高各种电子组件(例 如，晶体管、二极管、电阻器、电容器等)的集成密度，从而允许更多的 组件被集成到给定区域中。然而，随着最小特征尺寸的减小，出现了需要 解决的其他问题。

技术实现思路

[0004]根据本公开的一个实施例，提供了一种半导体器件，包括：第一纳米 结构；第二纳米结构，所述第二纳米结构位于所述第一纳米结构之上；第 一高k栅极电介质，所述第一高k栅极电介质围绕所述第一纳米结构设置； 第二高k栅极电介质，所述第二高k栅极电介质围绕所述第二纳米结构设 置；以及栅极电极，所述栅极电极位于所述第一高k栅极电介质和所述第 二高k栅极电介质之上，其中，所述栅极电极中位于所述第一纳米结构和 所述第二纳米结构之间的部分包括填充所述第一高k栅极电介质和所述第 二高k栅极电介质之间的区域的p型功函数金属的第一部分。
[0005]根据本公开的另一实施例，提供了一种晶体管，包括：第一纳米结构， 所述第一纳米结构位于半导体衬底之上；第二纳米结构，所述第二纳米结 构位于所述第一纳米结构之上；栅极电介质，所述栅极电介质围绕所述第 一纳米结构和所述第二纳米结构；以及栅极电极，所述栅极电极位于栅极 电介质之上，其中，所述栅极电极包括：p型功函数金属，其中，所述p型 功函数金属从所述栅极电介质中位于所述第一纳米结构上的第一部分连续 地延伸到所述栅极电介质中位于所述第二纳米结构上的第二部分；粘合层， 所述粘合层位于所述p型功函数金属之上；以及填充金属，所述填充金属 位于所述粘合层之上。
[0006]根据本公开的又一实施例，提供了一种用于形成半导体器件的方法， 包括：围绕第一纳米结构和第二纳米结构沉积栅极电介质，所述第一纳米 结构设置在所述第二纳米结构之上；以及在所述栅极电介质之上沉积p型 功函数金属，其中，沉积所述p型功函数金属包括：在所述第二纳米结构 的顶表面上沉积所述p型功函数金属的第一部分，并且在所述第二纳米结 构的底表面上沉积所述p型功函数金属的第二部分；以及继续沉积所述p 型功函数金属，直到所述p型功函数金属的所述第一部分与所述p型功函 数金属的所述第二部分合并。
附图说明
[0007]当与附图一起阅读时，根据以下详细描述将最好地理解本公开的各个 方面。要注意的是，根据行业标准惯例，不按比例绘制各种特征。事实上， 为了论述的清楚，可以任意增大或减小各种特征的尺寸。
[0008]图1示出了根据一些实施例的三维视图中的纳米结构场效应晶体管 (纳米FET)的示例。
[0009]图2、图3、图4、图5、图6A、图6B、图7A、图7B、图8A、图 8B、图9A、图9B、图10A、图10B、图11A、图11B、图11C、图12A、 图12B、图12C、图12D、图13A、图13B、图13C、图14A、图14B、图 15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图 19A、图19B、图19C、图19D、图22A、图22B、图23A、图23B、图 23C、图24A、图24B、图24C、图25A、图25B和图25C是根据一些实施 例的制造纳米FET的中间阶段的截面视图和自上而下视图。
[0010]图20是根据一些实施例的纳米FET的截面视图。
[0011]图21是根据一些实施例的纳米FET的截面视图。
[0012]图26A、图26B和图26C是根据一些实施例的纳米FET的截面视图。
具体实施方式
[0013]以下公开提供了用于实现本专利技术的不同特征的许多不同实施例或示例。 下面描述了组件和布置的特定示例以简化本公开。当然，这些仅仅是示例， 而并不是要进行限制。例如，在下面的描述中，在第二特征之上或在第二 特征上形成第一特征可以包括第一特征和第二特征直接接触形成的实施例， 并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一 特征和第二特征可以不直接接触的实施例。此外，本公开可以在各种示例 中重复附图标记和/或字母。这种重复是为了简单清晰的目的，并且其本身 并不指示所讨论的各种实施例和/或配置之间的关系。
[0014]此外，为了便于描述，可以在本文中使用空间相关术语，例如“下 面”、“下方”、“下”、“上方”、“上”等，来描述如图中所示的一 个元件或特征与另一个(或多个)元件或特征的关系。除了图中所描绘的 定向之外，空间相关术语还旨在包含正在使用或操作的器件的不同定向。 装置可以以其他方式定向(旋转90度或在其他定向上)，并且本文使用的 空间相对描述符也可以被相应地解释。
[0015]在晶体管栅极堆叠中，(一个或多个)功函数金属(WFM)层的厚度 影响晶体管的阈值电压(V
TH
)。然而，已经确定，由于WFM层的合并区 域(例如，纳米FET的纳米线之间)引起的厚度变化可能不会显著地影响 晶体管的电气特性。此外，通过不围绕WFM层沉积阻挡层(例如，为了 防止WFM层的部分合并)，可以提高制造的容易程度。这在具有小特征 尺寸的高级半导体节点中尤其如此，因为阻挡层材料(例如，氮化钽等) 可能难以在小空间中沉积。因此，通过在栅极堆叠中省略这种阻挡层并允 许WFM层在某些区域中合并，可以提高制造容易程度并且可以减少(例 如，由不良阻挡层沉积引起的)制造缺陷而不会显著影响所产生的晶体管 的电气性能。
[0016]图1示出了根据一些实施例的三维视图中的纳米FET(例如，纳米线FET、纳米片FET等)的示例。纳米FET包括位于衬底50(例如，半导体 衬底)上的鳍66之上的纳米结构55(例如，纳米片、纳米线等)，其中 纳米结构55充当纳米FET的沟道区域。纳米结构55可以包括p
型纳米结 构、n型纳米结构或其组合。隔离区域68设置在相邻的鳍66之间，鳍66 可以从相邻的隔离区域68之间并在其上方突出。尽管隔离区域68被描述/ 图示为与衬底50分开，但如本文所使用的，术语“衬底”可以单独地指代 半导体衬底或指代半导体衬底与隔离区域的组合。另外，尽管鳍66的底部 部分被图示为与衬底50的单一、连续的材料，但是鳍66和/或衬底50的底 部部分可以包含单一材料或多种材料。在这种情况下，鳍66指代在相邻的 隔离区域68之间延伸的部分。
[0017]栅极电介质100位于鳍66的顶表面之上并且沿着纳米结构55的顶表 面、侧壁和底表面。栅极电极102位于栅极电介质100之上。外延源极/漏 极区域92设置在鳍66上、位于栅极电介质100和栅极电极102的相对侧 上。
[0018]图1还示出了在后面的附图中使用的参考截面。截本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：第一纳米结构；第二纳米结构，所述第二纳米结构位于所述第一纳米结构之上；第一高k栅极电介质，所述第一高k栅极电介质围绕所述第一纳米结构设置；第二高k栅极电介质，所述第二高k栅极电介质围绕所述第二纳米结构设置；以及栅极电极，所述栅极电极位于所述第一高k栅极电介质和所述第二高k栅极电介质之上，其中，所述栅极电极中位于所述第一纳米结构和所述第二纳米结构之间的部分包括填充所述第一高k栅极电介质和所述第二高k栅极电介质之间的区域的p型功函数金属的第一部分。2.根据权利要求1所述的器件，其中，所述p型功函数金属的所述第一部分包括位于所述第一纳米结构和所述第二纳米结构之间的接缝。3.根据权利要求1所述的器件，其中，所述p型功函数金属的所述第一部分具有第一厚度，其中，所述p型功函数金属中位于所述第一纳米结构的侧壁上的第二部分具有第二厚度，并且其中，所述第一厚度大于所述第二厚度。4.根据权利要求3所述的器件，其中，所述第一厚度与所述第二厚度的比率不超过2:1。5.根据权利要求3所述的器件，其中，所述第二厚度在到的范围内。6.根据权利要求3所述的器件，其中，所述第二厚度与所述p型功函数金属的最小宽度的比率在0.03到1的范围内。7.根据权利要求6所述的器件，其中，所述p型功函数金属的所述最小宽度...

【专利技术属性】
技术研发人员：李欣怡，陈智城，洪正隆，徐志安，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：