应用于锁相环的n倍脉宽扩展电路及其锁相环制造技术

本实用新型专利技术公开了一种应用于锁相环的n倍脉宽扩展电路及其锁相环，所述n倍脉宽扩展电路由脉宽扩展传递序列、或逻辑组和输出整形单元三个部分组成；脉宽扩展传递序列包括n个脉宽扩展单元和n‑1个D触发器；或逻辑组包括一个或多个多输入端的或逻辑单元；输出整形单元包括一个D触发器；第n级脉宽扩展单元的信号输出端与第n‑1级D触发器的信号输入端连接，第n‑1级D触发器的信号输出端与第n‑1级脉宽扩展单元的信号输入端连接，脉宽扩展传递序列的信号输出端与或逻辑组的信号输入端连接，或逻辑组的信号输出端与输出整形单元的信号输入端连接。本实用新型专利技术具有稳定输出预期展宽的脉冲信号，简化脉宽扩展电路结构，大幅度提高锁相环稳定性的优势。

【技术实现步骤摘要】
应用于锁相环的n倍脉宽扩展电路及其锁相环
本技术涉及模拟电路
，具体涉及一种应用于锁相环的n倍脉宽扩展电路及其锁相环。
技术介绍
目前较常见的锁相环主要由鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和分频器构成，锁相环主要通过鉴频鉴相器比较输入参考信号和分频器输出的反馈信号的频率和相位，输出相应控制信号，控制电荷泵对低通滤波器进行电流流入和流出的控制，从而调节低通滤波器的输出电压，通过低通滤波器的输出电压对压控振荡器进行调节，从而改变压控振荡器的输出频率，通过分频器对压控振荡器的输出信号进行分频，并反馈到鉴频鉴相器，从而调整鉴频鉴相器的输出控制信号，如此循环往复直至锁相稳定，锁相稳定时参考信号频率和输出信号频率相等或呈倍数n的关系。传统锁相环系统内部的分频器模块输出的反馈信号占空比较小，导致虽然反馈信号频率较低，但鉴频鉴相器处理信号的速度常常不能满足需求，当压控振荡器输出时钟信号FVCO的频率较高时，对鉴频鉴相器的速度要求更高，因此传统锁相环在系统输出频率较高时稳定性较差，一旦发生鉴频鉴相器的速度不够，可能导致电路产生错误锁定工作在最高频率的情况，且现有的脉冲宽度扩展电路的电路结构较为复杂，增加脉冲宽度扩展电路的生产成本，降低脉宽扩展效率，且现有的脉冲宽度扩展电路输出的脉宽扩展信号稳定性较差，不能安全稳定地实现预期展宽。
技术实现思路
为解决上述问题，本技术提供了一种应用于锁相环的n倍脉宽扩展电路及其锁相环，简化了脉宽扩展电路的电路结构，通过扩展反馈信号的高电平宽度降低对鉴频鉴相器的速度要求，大大提高了锁相环系统适应性和稳定性，实现脉冲信号的预期展宽效果。本技术的具体技术方案如下：一种应用于锁相环的n倍脉宽扩展电路，所述n倍脉宽扩展电路包括：脉宽扩展传递序列、或逻辑组和整形输出单元；所述脉宽扩展传递序列，包括n个脉宽扩展单元和n-1个D触发器，每个D触发器分别与两个相邻的脉宽扩展单元级联连接；所述或逻辑组，包括一个或一个以上的多输入端的或逻辑单元；所述输出整形单元包括一个D触发器D_0；其中，待扩展信号Fbk_t从脉宽扩展序列的第n级脉宽扩展单元Pw_n的信号输入端输入所述n倍脉宽扩展电路，参考时钟信号Clk从脉宽扩展传递序列的第n-1级D触发器D_n-1的时钟信号输入端输入所述n倍脉宽扩展电路，所述每个D触发器分别与两个相邻的脉宽扩展单元级联连接的结构为：第n级脉宽扩展单元的信号输出端与第n-1级D触发器D_n-1的信号输入端连接，第n-1级D触发器D_n-1的信号输出端与第n-1级脉宽扩展单元的信号输入端连接，n个脉宽扩展单元的信号输出端是脉宽扩展传递序列的信号输出端；脉宽扩展传递序列的信号输出端与或逻辑组的信号输入端连接，或逻辑组的信号输出端与输出整形单元的信号输入端连接；n为大于或等于2的整数。所述应用于锁相环的n倍脉宽扩展电路，相较于现有的脉宽扩展电路简化了电路结构，能够稳定输出预期脉宽扩展倍数的脉冲信号，降低脉宽扩展电路的生产成本，消除了传统逻辑电路中存在的信号波动，提高脉宽扩展电路的脉宽扩展效率、稳定性和可靠性。进一步地，所述脉宽扩展单元包括一个延迟单元和一个双输入端的或逻辑单元；其中，所述延迟单元的信号输入端和所述延迟单元的信号输出端分别连接于所述双输入端的或逻辑单元的两个信号输入端；所述双输入端的或逻辑单元的信号输出端为脉宽扩展单元的信号输出端，所述延时单元的信号输入端为脉宽扩展单元的信号输入端；所述延时单元包括两个级联的反相器。所述脉宽扩展单元基于延时单元对待扩展信号起使得下降沿延时Δt的作用，每个脉宽扩展单元对信号进行Δt的延时，以达到多个信号出现部分信号重叠的目的，避免因延迟问题引起反馈信号fbk抖动等问题导致产生错误信号。进一步地，所述第n级脉宽扩展单元的信号输出端与第n-1级D触发器D_n-1的信号输入端连接是指第n级脉宽扩展单元的双输入端的或逻辑单元的信号输出端与第n-1级D触发器D_n-1的信号输入端连接；所述第n-1级D触发器D_n-1的信号输出端与第n-1级脉宽扩展单元的信号输入端连接是指第n-1级D触发器D_n-1的信号输出端与第n-1级脉宽扩展单元的延时单元的信号输入端连接。所述脉宽扩展传递序列对待扩展信号起延时移位寄存的作用,n-1个D触发器输出进行相应脉宽传递后的待扩展信号，n个脉宽扩展单元输出进行相应延迟处理后的待扩展信号。进一步地，所述或逻辑组包括一个多输入端的或逻辑单元，所述或逻辑单元的输入端的数量与脉宽扩展电路的脉宽扩展倍数n值相等；所述或逻辑单元的信号输出端为所述或逻辑组的信号输出端。进一步地，所述或逻辑组包括两个或两个以上的多输入端的或逻辑单元，所述或逻辑单元的个数是根据脉宽扩展电路的脉宽扩展倍数适应性调整得到的。该技术方案中所述或逻辑单元的输入端口根据实际脉宽扩展电路的脉宽扩展倍数进行适应性调配，以实现或逻辑组更高效率的完成或逻辑运算处理，提高脉宽扩展效率。进一步地，所述两个或两个以上的多输入端的或逻辑单元中存在一个多输入端的或逻辑单元Or_end的信号输入端与其余多输入端的或逻辑单元的信号输出端对应连接，所述两个或两个以上的多输入端的或逻辑单元中存在一个多输入端的或逻辑单元Or_end的信号输出端作为或逻辑组的信号输出端。所述n倍脉宽扩展电路的或逻辑组对待扩展信号进行或逻辑运算，使得输入的多个信号的重叠部分消除，以消除传统逻辑电路可能产生的信号波动，再进行脉宽扩展，避免由于波动信号产生错误的脉宽扩展信号。进一步地，所述脉宽扩展传递序列的信号输出端与或逻辑组的信号输入端连接是指所述脉宽扩展传递序列的n个脉宽扩展单元的信号输出端与或逻辑组的一个或一个以上的多输入端的或逻辑单元的信号输入端相应连接。进一步地，所述或逻辑组的信号输出端与所述输出整形单元的信号输入端连接是指所述或逻辑组中输出最终信号的或逻辑单元的信号输出端与所述输出整形单元的D触发器D_0的信号输入端连接。所述或逻辑组将进行或逻辑处理后的信号传输至输出整形单元，待扩展信号经过多级延时处理和或逻辑运算处理后可能存在一定延迟，通过所述输出整形单元的D触发器进行整形处理，可输出满足n倍脉宽扩展的脉冲信号。进一步地，所述输出整形单元的D触发器D_0的时钟信号输入端与所述脉宽扩展传递序列的n-1个D触发器的时钟信号输入端连接。本技术还公开了一种应用n倍脉宽扩展电路的锁相环，所述应用n倍脉宽扩展电路的锁相环包括：鉴频鉴相器PFD、电荷泵模块CP、低通滤波器LPF、压控振荡器VCO、分频器Ndivider和如前所述的应用于锁相环的n倍脉宽扩展电路模块fbk_pwe；其中，所述鉴频鉴相器PFD的信号输出端与所述电荷泵模块CP的信号输入端连接，所述电荷泵模块CP的信号输出端与所述低通滤波器LPF的信号输入端连接，所述低通滤波器LPF的信号输出端与所述压控振荡器VCO的信号输入端连接，所述压控振荡器VCO的信号输出端与所述分频器Ndivider的信号输入端连接，所述分频器N的信号输出端与所述n倍脉宽扩展电路模块fbk_pwe的信号本文档来自技高网...

【技术保护点】
1.一种应用于锁相环的n倍脉宽扩展电路，其特征在于，所述n倍脉宽扩展电路包括：脉宽扩展传递序列、或逻辑组和输出整形单元；/n脉宽扩展传递序列，包括n个脉宽扩展单元和n-1个D触发器，每个D触发器分别与两个相邻的脉宽扩展单元级联连接；或逻辑组，包括一个或一个以上的多输入端的或逻辑单元；输出整形单元包括一个D触发器D_0；其中，待扩展信号Fbk_t从脉宽扩展序列的第n级脉宽扩展单元Pw_n的信号输入端输入所述n倍脉宽扩展电路，参考时钟信号Clk从脉宽扩展传递序列的第n-1级D触发器D_n-1的时钟信号输入端输入所述n倍脉宽扩展电路，所述每个D触发器分别与两个相邻脉宽扩展单元级联连接的结构为：第n级脉宽扩展单元的信号输出端与第n-1级D触发器D_n-1的信号输入端连接，第n-1级D触发器D_n-1的信号输出端与第n-1级脉宽扩展单元的信号输入端连接，n个脉宽扩展单元的信号输出端是脉宽扩展传递序列的信号输出端；脉宽扩展传递序列的信号输出端与或逻辑组的信号输入端连接，或逻辑组的信号输出端与输出整形单元的信号输入端连接；n为大于或等于2的整数。/n

【技术特征摘要】
1.一种应用于锁相环的n倍脉宽扩展电路，其特征在于，所述n倍脉宽扩展电路包括：脉宽扩展传递序列、或逻辑组和输出整形单元；
脉宽扩展传递序列，包括n个脉宽扩展单元和n-1个D触发器，每个D触发器分别与两个相邻的脉宽扩展单元级联连接；或逻辑组，包括一个或一个以上的多输入端的或逻辑单元；输出整形单元包括一个D触发器D_0；其中，待扩展信号Fbk_t从脉宽扩展序列的第n级脉宽扩展单元Pw_n的信号输入端输入所述n倍脉宽扩展电路，参考时钟信号Clk从脉宽扩展传递序列的第n-1级D触发器D_n-1的时钟信号输入端输入所述n倍脉宽扩展电路，所述每个D触发器分别与两个相邻脉宽扩展单元级联连接的结构为：第n级脉宽扩展单元的信号输出端与第n-1级D触发器D_n-1的信号输入端连接，第n-1级D触发器D_n-1的信号输出端与第n-1级脉宽扩展单元的信号输入端连接，n个脉宽扩展单元的信号输出端是脉宽扩展传递序列的信号输出端；脉宽扩展传递序列的信号输出端与或逻辑组的信号输入端连接，或逻辑组的信号输出端与输出整形单元的信号输入端连接；n为大于或等于2的整数。


2.根据权利要求1所述的应用于锁相环的n倍脉宽扩展电路，其特征在于，所述脉宽扩展单元包括一个延迟单元和一个双输入端的或逻辑单元；其中，延迟单元的信号输入端和延迟单元的信号输出端分别连接于所述双输入端的或逻辑单元的信号输入端；所述双输入端的或逻辑单元的信号输出端为脉宽扩展单元的信号输出端，延时单元的信号输入端为脉宽扩展单元的信号输入端；延时单元包括两个级联的反相器。


3.根据权利要求2所述的应用于锁相环的n倍脉宽扩展电路，其特征在于，所述第n级脉宽扩展单元的信号输出端与第n-1级D触发器D_n-1的信号输入端连接是指第n级脉宽扩展单元的双输入端的或逻辑单元的信号输出端与第n-1级D触发器D_n-1的信号输入端连接；所述第n-1级D触发器D_n-1的信号输出端与第n-1级脉宽扩展单元的信号输入端连接是指第n-1级D触发器D_n-1的信号输出端与第n-1级脉宽扩展单元的延时单元的信号输入端连接。


4.根据权利要求3所述的应用于锁相环的n倍脉宽扩展电路，其特征在于，所述或逻辑组包括一个多输入端的或逻辑单元，所述或逻辑单元的输入端的数量与脉宽扩展电路的脉宽扩展倍数n值相等；所述或逻辑单元的信号输出端为所述或逻辑组的信号输出端。

【专利技术属性】
技术研发人员：韩怀宇，邵要华，赵伟兵，
申请(专利权)人：珠海市一微半导体有限公司，
类型：新型
国别省市：广东;44