一种具有低导通压降的超势垒整流器件制造技术

本发明专利技术公开了一种具有低导通压降的超势垒整流器件，包括背面金属层、第一导电类型半导体衬底、第一导电类型半导体漂移区、第二导电类型半导体体区、第一导电类型半导体重掺杂源区、栅氧化层、多晶硅栅极、正面金属层和第一导电类型半导体重掺杂区，本发明专利技术通过创造性设计正面金属层结构及其与之接触的相关区域布置，在通过设置第一导电类型半导体重掺杂区，使得本发明专利技术形成多道电流路径分布，且由于第一导电类型半导体重掺杂区设置，使得初始电流路径的电压更低，且稳定性高，本发明专利技术结构简单，工艺制备相对容易，实用性强。

【技术实现步骤摘要】
一种具有低导通压降的超势垒整流器件
本专利技术涉及功率半导体器件
，具体为一种具有低导通压降的超势垒整流器件。
技术介绍
整流器广泛应用于电子行业中，传统PN接二极管导通压降大，反向恢复时间长，肖特基二极管正向压降小，然其反向漏电大；现有的超势垒整流器采用在阳极和阴极之间整合并联的整流二极管和MOS晶体管来形成较低的正向导通电压，然由于整体存在PN结，其导通电压仍然较大。
技术实现思路
本专利技术的目的在于提供一种具有低导通压降的超势垒整流器件，提供一道更低电压导通作用的整流器结构，以克服现有技术的不足。为实现上述目的，本专利技术提供如下技术方案：一种具有低导通压降的超势垒整流器件，包括：背面金属层；第一导电类型半导体衬底；所述第一导电类型半导体衬底覆盖于背面金属层之上；第一导电类型半导体漂移区；所述第一导电类型半导体漂移区覆盖于第一导电类型半导体衬底之上；第二导电类型半导体体区；所述第二导电类型半导体体区覆盖于第一导电类型半导体漂移区之上的部分表面；第一导电类型半导体重掺杂源区；所述第一导电类型半导体重掺杂源区覆盖于第二导电类型半导体体区之上的部分表面；栅氧化层；所述栅氧化层覆盖于第一导电类型半导体漂移区、第二导电类型半导体体区和第一导电类型半导体重掺杂源区之上的部分表面；多晶硅栅极；所述多晶硅栅极覆盖于栅氧化层之上；正面金属层；所述正面金属层中部为凸起结构；该正面金属层整体覆盖于多晶硅栅极上，该凸起结构位于正面金属层中央且覆盖于多晶硅栅极、栅氧化层、第一导电类型半导体重掺杂源区和第二导电类型半导体体区之上的部分表面，所述多晶硅栅极、栅氧化层、第一导电类型半导体重掺杂源区和第二导电类型半导体体区分别位于凸起结构两侧且彼此独立；第一导电类型半导体重掺杂区；所述第一导电类型半导体重掺杂区位于两第二导电类型半导体体区之间，该第一导电类型半导体重掺杂区覆盖于第二导电类型半导体体区和第一导电类型半导体漂移区之上的部分表面，且正面金属层凸起结构覆盖于第一导电类型半导体重掺杂区之上的部分表面。作为本专利技术的进一步方案：第二导电类型半导体体区的结深应大于第一导电类型半导体重掺杂区的结深。作为本专利技术的进一步方案：第一导电类型半导体重掺杂源区与正面金属层为欧姆接触。作为本专利技术的进一步方案：第一导电类型半导体重掺杂区5与正面金属层为欧姆接触或肖特基接触。作为本专利技术的进一步方案：所述多晶硅栅极的掺杂类型为第一导电类型。作为本专利技术的进一步方案：所述第二导电类型半导体体区与第一导电类型半导体漂移区之间的PN结在零电压时形成耗尽层且耗尽层将第一导电类型半导体重掺杂区完全包围。与现有技术相比，本专利技术的有益效果是：本专利技术通过创造性设计正面金属层结构及其与之接触的相关区域布置，再通过设置第一导电类型半导体重掺杂区，使得本专利技术形成多道电流路径分布，且由于第一导电类型半导体重掺杂区设置，使得初始电流路径的导通电压更低，且稳定性高，大大降低了正向导通压降，提高了正向过流能力，本专利技术结构简单，工艺制备相对容易，实用性强。附图说明图1为本专利技术的结构示意图；图2为本专利技术中电流路径分布结构示意图；图3为本专利技术中耗尽层边界的分布示意图。图中：1、背面金属层；2、第一导电类型半导体衬底；3、第一导电类型半导体漂移区；4、第二导电类型半导体体区；5、第一导电类型半导体重掺杂区；6、第一导电类型半导体重掺杂源区；7、栅氧化层；8、多晶硅栅极；9、正面金属层。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。请参阅图1，本专利技术提供一种技术方案：一种具有低导通压降的超势垒整流器件，包括背面金属层1；第一导电类型半导体衬底2；所述第一导电类型半导体衬底2覆盖于背面金属层1之上；第一导电类型半导体漂移区3；所述第一导电类型半导体漂移区3覆盖于第一导电类型半导体衬底2之上；第二导电类型半导体体区4；所述第二导电类型半导体体区4覆盖于第一导电类型半导体漂移区3之上的部分表面；第一导电类型半导体重掺杂源区6；所述第一导电类型半导体重掺杂源区6覆盖于第二导电类型半导体体区4之上的部分表面；栅氧化层7；所述栅氧化层7覆盖于第一导电类型半导体漂移区3、第二导电类型半导体体区4和第一导电类型半导体重掺杂源区6之上的部分表面；多晶硅栅极8；所述多晶硅栅极8覆盖于栅氧化层7之上；正面金属层9；所述正面金属层9中部为凸起结构；该正面金属层9整体覆盖于多晶硅栅极8上，该凸起结构位于正面金属层9中央且覆盖于多晶硅栅极8、栅氧化层7、第一导电类型半导体重掺杂源区6和第二导电类型半导体体区4之上的部分表面，所述多晶硅栅极8、栅氧化层7、第一导电类型半导体重掺杂源区6和第二导电类型半导体体区4分别位于凸起结构两侧且彼此独立；第一导电类型半导体重掺杂区5；所述第一导电类型半导体重掺杂区5位于两第二导电类型半导体体区4之间，该第一导电类型半导体重掺杂区5覆盖于第二导电类型半导体体区4和第一导电类型半导体漂移区3之上的部分表面，且正面金属层9凸起结构覆盖于第一导电类型半导体重掺杂区5之上的部分表面。其中第二导电类型半导体体区4的结深应大于第一导电类型半导体重掺杂区5的结深，第一导电类型半导体重掺杂源区6与正面金属层9为欧姆接触.，第一导电类型半导体重掺杂区5与正面金属层9为欧姆接触或肖特基接触，所述多晶硅栅极8的掺杂类型为第一导电类型，所述第二导电类型半导体体区4与第一导电类型半导体漂移区3之间的PN结在零电压时形成耗尽层且耗尽层将第一导电类型半导体重掺杂区5完全包围。工作原理：传统PN结二极管导通压降大，肖特基二极管反向漏电大。本实施例中以第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体为例。正面金属层9为二极管的阳极，背面金属层1为二极管的阴极。正向导通时，小电流状态下，电流从阳极经欧姆接触或肖特基接触的N型重掺杂区5，流入漂移区3，从阴极流出，如图2中路径1所示，该电流路径没有PN结存在，可以获得较低的导通压降；电流较大时，多晶硅栅极8与P型半导体体区4存在压差，由于体效应在P型半导体体区4上表面形成反型层沟道，提供另一条电流路径，电流经N型源区6与反型层沟道流入漂移区3，如图2中路径2所示；电流进一步增大时，P型体区4与N型漂移区3之间的PN结导通，进一步增大过流能力，如图2中路径3所示。反向耐压时，P型体区4与N型漂移区3之间的PN结形成耗尽层耐压，如图3所示。尽管参照前述实施例对本专利技术进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进本文档来自技高网...

【技术保护点】
1.一种具有低导通压降的超势垒整流器件，其特征在于包括：/n背面金属层(1)；/n第一导电类型半导体衬底(2)；所述第一导电类型半导体衬底(2)覆盖于背面金属层(1)之上；/n第一导电类型半导体漂移区(3)；所述第一导电类型半导体漂移区(3)覆盖于第一导电类型半导体衬底(2)之上；/n第二导电类型半导体体区(4)；所述第二导电类型半导体体区(4)覆盖于第一导电类型半导体漂移区(3)之上的部分表面；/n第一导电类型半导体重掺杂源区(6)；所述第一导电类型半导体重掺杂源区(6)覆盖于第二导电类型半导体体区(4)之上的部分表面；/n栅氧化层(7)；所述栅氧化层(7)覆盖于第一导电类型半导体漂移区(3)、第二导电类型半导体体区(4)和第一导电类型半导体重掺杂源区(6)之上的部分表面；/n多晶硅栅极(8)；所述多晶硅栅极(8)覆盖于栅氧化层(7)之上；/n正面金属层(9)；所述正面金属层(9)中部为凸起结构；该正面金属层(9)整体覆盖于多晶硅栅极(8)上，该凸起结构位于正面金属层(9)中央且覆盖于多晶硅栅极(8)、栅氧化层(7)、第一导电类型半导体重掺杂源区(6)和第二导电类型半导体体区(4)之上的部分表面，所述多晶硅栅极(8)、栅氧化层(7)、第一导电类型半导体重掺杂源区(6)和第二导电类型半导体体区(4)分别位于凸起结构两侧且彼此独立；/n第一导电类型半导体重掺杂区(5)；所述第一导电类型半导体重掺杂区(5)位于两第二导电类型半导体体区(4)之间，该第一导电类型半导体重掺杂区(5)覆盖于第二导电类型半导体体区(4)和第一导电类型半导体漂移区(3)之上的部分表面，且正面金属层(9)凸起结构覆盖于第一导电类型半导体重掺杂区(5)之上的部分表面。/n...

【技术特征摘要】
1.一种具有低导通压降的超势垒整流器件，其特征在于包括：
背面金属层(1)；
第一导电类型半导体衬底(2)；所述第一导电类型半导体衬底(2)覆盖于背面金属层(1)之上；
第一导电类型半导体漂移区(3)；所述第一导电类型半导体漂移区(3)覆盖于第一导电类型半导体衬底(2)之上；
第二导电类型半导体体区(4)；所述第二导电类型半导体体区(4)覆盖于第一导电类型半导体漂移区(3)之上的部分表面；
第一导电类型半导体重掺杂源区(6)；所述第一导电类型半导体重掺杂源区(6)覆盖于第二导电类型半导体体区(4)之上的部分表面；
栅氧化层(7)；所述栅氧化层(7)覆盖于第一导电类型半导体漂移区(3)、第二导电类型半导体体区(4)和第一导电类型半导体重掺杂源区(6)之上的部分表面；
多晶硅栅极(8)；所述多晶硅栅极(8)覆盖于栅氧化层(7)之上；
正面金属层(9)；所述正面金属层(9)中部为凸起结构；该正面金属层(9)整体覆盖于多晶硅栅极(8)上，该凸起结构位于正面金属层(9)中央且覆盖于多晶硅栅极(8)、栅氧化层(7)、第一导电类型半导体重掺杂源区(6)和第二导电类型半导体体区(4)之上的部分表面，所述多晶硅栅极(8)、栅氧化层(7)、第一导电类型半导体重掺杂源区(6...

【专利技术属性】
技术研发人员：王为，李铭，谢驰，曾潇，李泽宏，
申请(专利权)人：贵州雅光电子科技股份有限公司，贵州恒芯微电子科技有限公司，
类型：发明
国别省市：贵州;52