一种基于FPGA的宽电压范围信号分路器制造技术

本发明专利技术为涉及一种基于ＦＰＧＡ的宽电压范围信号分路器。其技术方案是将分频器［２］、二值化比较器［３］和算法计算器［４］用硬件描述语言ＶＨＤＬ编程并被集成到一片ＦＰＧＡ１［７］中，ＦＰＧＡ１［７］中的分频器［２］的输出端与二值化比较器［３］的输入端连接、二值化比较器［３］的输出端与算法计算器［４］的输入端连接。宽电压信号接收及光电隔离模块［１］的一端与＋５～＋２４ＶＤＣ的信号输入端连接，宽电压信号接收及光电隔离模块［１］的另一端与２个或２个以上同样的ＦＰＧＡ［７］分别连接。本发明专利技术具有电压范围宽（＋４ＶＤＣ～＋２６ＶＤＣ）、隔离效果好、波形品质好、升级方便、抗干扰性强的特点，同时还具有体积小、开发成本低、开发周期短、适用于各种工业恶劣环境的特点。

A wide voltage range signal splitter based on FPGA

The invention relates to a wide voltage range signal splitter based on FPGA. The technical proposal is that the frequency divider 2, binarization comparator 3 and 4 calculator algorithm with hardware description language VHDL programming and was integrated into a FPGA1 7, FPGA1 7 frequency divider in the 2 output end and the binarization comparator 3. The input end is connected with the output end of the comparator, a value of two 3 and 4 arithmetic calculator is connected with the input terminal. One end of the wide voltage signal receiving and photoelectric isolation module 1 and 5 ~ 24VDC signal input terminal is connected to the other end, wide voltage signal receiving and photoelectric isolation module 1 and 2 or 2 more than the same FPGA 7 respectively. The invention has the advantages of wide voltage range (+ 4VDC ~ + 26VDC), good isolation effect and good waveform quality, easy to upgrade and strong anti-interference characteristics, but also has the characteristics of small volume, low cost, short development cycle, applicable to a variety of harsh environment.

【技术实现步骤摘要】

本专利技术为属于宽电压范围编码器信号分离装置。尤其涉及一种基于FPGA的宽电压范围信号分路器。
技术介绍
编码器广泛应用于工业电机参数的采集。现代工业往往要求把编码器采集的信号送到不止一个设备如变频器，终端监视器等。在同一个电机上安装一个以上编码器往往不可行，因此对于编码器采集的信号进行分离和复制显得尤为重要。BALDOR公司的OPT029-501是一种编码器信号分离装置，但是该产品有明显缺陷首先，该产品没有把需要分离的信号进行光电隔离，导致了其应用范围比较窄；其次，该产品的输入输出电压都是5VDC固定值，不能在一定的电压范围内进行调整，因此不能满足一些接收设备对输入电压的要求；最后，该产品不能根据现场实际情况对编码器采集的信号进行校正和整形。
技术实现思路
本专利技术的目的是提供一种具有宽电压信号输入、隔离型宽电压功率驱动输出、可进行信号波形校正整形、升级方便、抗干扰性强的基于FPGA的宽电压范围信号分路器。为实现上述目的，本专利技术所采用的技术方案是将分频器、二值化比较器和算法计算器用硬件描述语言VHDL编程并被集成到一片FPGA中，FPGA中的分频器的输出端与二值化比较器的输入端连接、二值化比较器的输出端与算法计算器的输入端连接；宽电压信号接收及光电隔离模块的一端与+5～+24VDC的信号输入端连接，宽电压信号接收及光电隔离模块的另一端与2个或2个以上同样的FPGA分别连接。其中一片FPGA，宽电压信号接收及光电隔离模块与FPGA中的二值化比较器的输入端连接，FPGA中的算法计算器的输出端与宽电压功率输出驱动模块的输入端连接，宽电压功率输出驱动模块的输出端与终端设备连接。所述的宽电压信号接收及光电隔离模块中的A与/A相输入信号接收及光电隔离电路的第一路电路是A相输入信号经电阻R1、电阻R3分压与比较器U1的脚2连接，电源经电阻R2、电阻R4分压与比较器U1的脚3连接，/A与GND1连接，比较器U1的输出端与电源之间连接有电阻R5，比较器U1的脚3和脚5之间连接有电容C2，比较器U1的输出端经电阻R6与光电耦合器U2的脚2连接。光电耦合器U2的脚3接地GND1，光电耦合器U2的脚8与5V电源+5V-A连接，光电耦合器U2的脚8通过电容C3接地GND1，电源+5V-A与光电耦合器U2的脚6之间连接有电阻R7，光电耦合器U2的脚6与信号输出端A11连接，信号输出端A11与比较器的输入端SAIN1连接。宽电压信号接收及光电隔离模块中的A与/A相输入信号接收及光电隔离电路的第二路电路是比较器U1的输出端经电阻R8与光电耦合器U3的脚2连接，光电耦合器U3的脚8通过电容C4接地GND2，电源+5V-B与光电耦合器U3的脚6之间接有电阻R9，光电耦合器U3的脚3接地GND1，光电耦合器U3的脚8接电源+5V-B，光电耦合器U3的脚6与输出信号端A21连接，信号输出端A21与比较器的输入端SAIN2连接。对于A与/A相输入信号接收及光电隔离电路的两路以上电路同上。上述为A与/A相输入信号接收及光电隔离电路的两路以上的电路。宽电压信号接收及光电隔离模块中的B与/B、Z与/Z相输入信号接收及光电隔离电路与A与/A相输入信号接收及光电隔离电路相同。所述的电阻R1的阻值为24KΩ～36KΩ、电阻R2的阻值为91KΩ～110KΩ、电阻R3的阻值为6.2KΩ～7.2KΩ、电阻R4的阻值为0.91KΩ～1.5KΩ。所述的分频器的clk端与二值化比较器输入端CLKIN连接，宽电压信号接收及光电隔离模块输出信号端A11、B11和Z11与二值化比较器的输入端SAIN1、SBIN1和SZIN1连接，二值化比较器的输出端SOUT1～SOUT3与算法计算器的输入端D1～D3连接；算法计算器的输出端DOUT1～DOUT6分别与宽电压功率输出驱动模块的输入端A11、A12、B11、B12、Z11、Z12连接。所述的宽电压功率输出驱动模块中的信号输入端A11和A12与驱动器U5的脚1和脚6分别连接，驱动器U5的脚2、脚7和脚8与5V电源+5V_A连接，驱动器U5的脚8通过电容C21接地GND1，驱动器U5的脚5与三极管Q1的基极脚1连接，电源+V1与三极管Q1集电极脚3连接，电阻R10的一端与三极管Q1的集电极脚3连接，电阻R10的另一端与三极管Q1的基极脚1连接，三极管Q1的发射极脚2与输出信号端A1连接，三极管Q1的发射极脚2通过电阻R11接地GND1，驱动器U5的脚3与三极管Q2的基极1连接，电源+V1与三极管Q2集电极脚3连接，电阻R12的一端与三极管Q2的集电极脚3连接，电阻R12的另一端与三极管Q2的基极脚1连接，三极管Q2的发射极脚2与输出信号端/A1连接，三极管Q2的发射极脚2通过电阻R13接地GND1，电容C5为+5V_A的去耦电容；宽电压功率输出驱动模块中的信号输入端B11和B12、信号输入端Z11和Z12的电路连接方式与输入信号端A11和A12的电路相同；宽电压功率输出驱动模块的电路与宽电压功率输出驱动模块电路连接方式相同；两路和两路以上的电路同上。由于采用上述技术方案，本专利技术具有电压范围宽(+4VDC～+26VDC)、隔离效果好、波形品质好、升级方便、抗干扰性强的特点，同时还具有体积小、开发成本低、开发周期短、适用于各种工业恶劣环境的特点。四附图说明图1是本专利技术的结构示意框图；图2是图1中的宽电压信号接收及光电隔离模块的电路图；图3是图1中的宽电压功率输出驱动模块的电路图。五具体实施例方式下面结合附图，对本专利技术作进一步的描述一种基于FPGA的宽电压范围信号分路器，如图1所示，将分频器、二值化比较器和算法计算器用硬件描述语言VHDL编程并被集成到一片FPGA1中，FPGA1中的分频器的输出端与二值化比较器的输入端连接、二值化比较器的输出端与算法计算器的输入端连接；宽电压信号接收及光电隔离模块的一端与+5～+24VDC的信号输入端连接，宽电压信号接收及光电隔离模块的另一端与3个同样的FPGA分别连接。其中一片FPGA，宽电压信号接收及光电隔离模块与FPGA中的二值化比较器的输入端连接，FPGA中的算法计算器的输出端与宽电压功率输出驱动模块的输入端连接，宽电压功率输出驱动模块的输出端与终端设备连接。为具体和清楚起见，图1中的第二FPGA同FPGA，宽电压信号接收及光电隔离模块与FPGA中的二值化比较器的输入端连接，二值化比较器的输出端与算法计算器输入端连接，算法计算器的输出端与宽电压功率输出驱动模块的输入端连接，宽电压功率输出驱动模块的输出端与终端设备连接。所述的宽电压信号接收及光电隔离模块中的A与/A相输入信号接收及光电隔离电路的第一路电路如图2中的模块所示；A相输入信号经电阻R1、电阻R3分压与比较器U1的脚2连接，电源经电阻R2、电阻R4分压与比较器U1的脚3连接，/A与GND1连接。比较器U1的输出端与电源之间连接有电阻R5，比较器U1的脚3和脚5之间连接有电容C2，比较器U1的输出端经电阻R6与光电耦合器U2的脚2连接。光电耦合器U2的脚3接地GND1，光电耦合器U2的脚8与5V电源+5V-A连接，光电耦合器U2的脚8通过电容C3接地GND1，电源+5V-A与光电耦合器U2的脚6之间连接有电阻R7，光电耦合器U2本文档来自技高网...

【技术保护点】
一种基于ＦＰＧＡ的宽电压范围信号分路器，其特征在于将分频器［２］、二值化比较器［３］和算法计算器［４］用硬件描述语言ＶＨＤＬ编程并被集成到一片ＦＰＧＡ１［７］中，ＦＰＧＡ１［７］中的分频器［２］的输出端与二值化比较器［３］的输入端连接、二值化比较器［３］的输出端与算法计算器［４］的输入端连接；宽电压信号接收及光电隔离模块［１］的一端与＋５～＋２４ＶＤＣ的信号输入端连接，宽电压信号接收及光电隔离模块［１］的另一端与２个或２个以上同样的ＦＰＧＡ［７］分别连接；其中一片ＦＰＧＡ［７］，宽电压信号接收及光电隔离模块［１］与ＦＰＧＡ［７］中的二值化比较器［３］的输入端连接，ＦＰＧＡ［７］中的算法计算器［４］的输出端与宽电压功率输出驱动模块［５］的输入端连接，宽电压功率输出驱动模块［５］的输出端与终端设备［６］连接。

【技术特征摘要】

【专利技术属性】
技术研发人员：郝国法，郝琳，黄睿，宋海文，罗元，胡浩臣，
申请(专利权)人：武汉科技大学，
类型：发明
国别省市：83[中国|武汉]