一种降低主结体电场的积累场效应晶体管及其制作方法技术

本发明专利技术公开一种降低主结体电场的积累场效应晶体管及其制作方法。该器件中设置积累介质层，覆盖P型基区与N

【技术实现步骤摘要】
一种降低主结体电场的积累场效应晶体管及其制作方法
本专利技术涉及半导体功率器件
，具体涉及一种横向双扩散金属氧化物半导体场效应管。
技术介绍
横向双扩散金属氧化物半导体场效应管(LateralDouble-diffusedMOSFET，简称LDMOS)作为多子导电器件，且源、栅、漏三个电极均位于器件表面，很容易与其他控制电路、保护电路和逻辑电路集成在一起，已广泛应用于功率集成电路领域，。目前LDMOS的耐压主要由轻掺杂的漂移区承担，一般采用(ReducedSurfaceField，RESURF)降低表面电场。LDMOS导通时，导通电阻由漂移区掺杂浓度直接决定，低的掺杂浓度会导致导通电阻的急剧增加。因此，无法通过简单的降低掺杂浓度来提高击穿电压。器件结构的优化设计过程中，在提高器件耐压的同时，降低器件的比导通电阻，进而实现耐压与比导通电阻特性的良好折中，成为LDMOS器件研究的热点问题。然而目前常采用的方法都是基于N型掺杂的漂移区作为导电通道，低的电阻需要高的掺杂浓度；通过N型掺杂的漂移区耐压，高的击穿电压需要低的掺杂浓度，从根本上决定了击穿电压和比导通电阻二者存在矛盾的关系。
技术实现思路
为了解决现有LDMOS器件无法同时兼顾击穿电压和比导通电阻问题，本专利技术提出了一种降低主结体电场的积累场效应管，通过积累层的电子导电，消除了N型漂移区，通过N型埋层降低主结的电场，可大幅度提高器件的击穿电压。同时，还提供了该效应管的制作方法。本专利技术的技术方案如下：r>一种降低主结体电场的积累场效应管，包括：P型衬底，P型衬底的背面设置有衬底电极；在P型衬底上部左端区域形成的P型基区，在P型基区中形成相应的沟道以及N+源区和P+源区；在P型衬底右侧区域形成至少一个N型埋层，所述N型埋层水平方向上与P型基区水平方向上存在间隔，垂直方向上与积累介质层存在间隔；P型衬底的右上角区域形成N+漏区；源极，位于P+源区与N+源区上方；栅极介质层，覆盖N+源区右侧的沟道表面区域；欧姆栅极，覆盖所述栅极介质层；欧姆漏极，位于N+漏区表面；积累介质层，位于P型衬底上表面，且覆盖P型基区与N+漏区之间的区域；外延层，覆盖在所述积累介质层上方；积累栅极和积累漏极，分别位于外延层的左端区域、右端区域；N+阻挡层位于外延层的右侧，且与积累漏极存在间隔；所述欧姆栅极与积累栅极通过导线连接，整体作为器件的栅极；所述欧姆漏极与积累漏极通过导线连接，整体作为器件的漏极。可选地，所述P型衬底的掺杂浓度为1×1013cm-3～1×1015cm-3；可选地，N型埋层的掺杂浓度为1×1015cm-3～1×1018cm-3；当N型埋层至少为两个时，每个N型埋层互相之间存在垂直方向的间隔，每个N型埋层的水平方向为等长度设置或者不等长度设置；且在水平方向上最上方的N型埋层的左侧不超过外延层的左侧；每个N型埋层垂直方向上为等间距布置或者不等间距布置；最上方的N型埋层与积累介质层的间隔为1-8微米。可选地，上述积累介质层的材料为绝缘材料，所述积累介质层的厚度为0.03-0.2微米。可选地，上述外延层分为掺杂型外延层和非掺杂型外延层两种，且均采用半导体材料制作，厚度为0.2～5微米；掺杂型外延层的掺杂浓度为1×1013cm-3～1×1015cm-3，其掺杂类型为N型掺杂或P型掺杂；可选地，所述积累栅极和积累漏极可以为欧姆接触或肖特基接触。若积累栅极和积累漏极为欧姆接触，则第一P型区和第二P型区不可省略，浓度为1×1016cm-3～1×1019cm-3(这两个浓度可以不相等)；若积累栅极和积累漏极为肖特基接触，则第一P型区和第二P型区可以有，但可以省略，势垒均为0.5-1eV(这两个接触势垒可以不相等)。可选地，所述N+阻挡层与积累漏极之间的距离为0.5-3μm。可选地，所述N+阻挡层的掺杂浓度为1×1017cm-3～1×1019cm-3。上述降低主结体电场的积累场效应管的一种制作方法，包括以下步骤：1)取P型衬底，并形成衬底电极；2)通过离子注入和扩散形成P型基区、N+源区和P+源区，通过离子注入和扩散形成N型埋层和N+漏区；3)另选取0.3-5微米的外延层材料，在其底面生长积累氧化层，然后通过键合工艺与P型衬底相连接；在外延层上通过离子注入形成N+区，第一P型区和第二P型区；4)在沟道上方形成栅介质层，并淀积金属形成欧姆栅极；在N+源区和P+源区上方淀积金属形成源极；在N+漏区上方淀积金属形成欧姆漏极；5)外延层上方两侧分别淀积金属，形成积累栅极和积累漏极；6)将欧姆栅极与积累栅极相连，形成栅极；将欧姆漏极与积累漏极相连，形成漏极；7)在器件表面形成钝化层。本专利技术技术方案的有益效果如下：从矛盾的源头N型漂移区出发，取消了在P型衬底上形成N型漂移区，改变了器件的导通和耐压模式。器件导通基于积累层结构产生的电子沟道，而不是像传统LDMOS器件采用N型漂移区，没有形成N型漂移区自然消除了RESURF技术对浓度的限制，可以通过降低掺杂浓度来实现高的击穿电压。利用REBULF技术降低主结附近的电场，使得器件的击穿点位于器件的内部，进一步提升了器件的击穿电压。通过积累介质层在源极和漏极之间形成高密度的电子，与通过N型漂移区传输电流的传统LDMOS相比，减小了电流路径上的电阻，使得器件的比导通电阻大幅度下降。由于在器件开启时，会在积累介质层下方形成电子，但同时会在积累介质层上方形成等量的空穴，设置N+阻挡层可阻断氧化层上方外延层中的空穴电流。附图说明图1为本专利技术的一个实施例的结构示意图。图2是本专利技术实施例与普通LDMOS的纵向电场对照示意图。图3是本专利技术实施例与普通LDMOS的导通电阻对照示意图。图4是本专利技术实施例与普通LDMOS的击穿电压对照示意图。附图标号说明：1-P型衬底；2-P型基区；3-P+源区；4-源极；5-N+源区；6-栅介质层；7-欧姆栅极；8-积累栅极；9-第一P型区；10-积累介质层；11-外延层；12-N+阻挡区；13-第二P型区；14-积累漏极；15-欧姆漏极；16-N+漏区；17-N型埋层；18-衬底电极。具体实施方式以下结合附图，通过实施例进一步详述本专利技术。本实施例提供了降低主结体电场的积累场效应管的具体结构，如图1所示，效应管包括：P型衬底1；掺杂浓度典型值为1×1013cm-3～1×1015cm-3；P型衬底底面形成衬底电极18；在P型衬底上形成的P型基区2，基区的浓度由阈值电压决定，基区中形成相应的沟道以及N+源区5和P+源区3；在P型衬底上形成的N型埋层17以及N+漏区16，N型埋层17的浓度、个数及位置需要根据器件的耐压决定；N型埋层1本文档来自技高网...

【技术保护点】
1.一种降低主结体电场的积累场效应晶体管，其特征在于，包括：/nP型衬底(1)，P型衬底的底面设置有衬底电极(18)；/n在P型衬底左上角区域形成的P型基区(2)，在P型基区中形成相应的沟道以及N

【技术特征摘要】
1.一种降低主结体电场的积累场效应晶体管，其特征在于，包括：
P型衬底(1)，P型衬底的底面设置有衬底电极(18)；
在P型衬底左上角区域形成的P型基区(2)，在P型基区中形成相应的沟道以及N+源区(5)和P+源区(3)；
在P型衬底右侧区域形成至少一个N型埋层(17)，所述N型埋层(17)水平方向上与P型基区(2)存在间隔，垂直方向上与积累介质层(10)存在间隔；
在P型衬底右上角区域形成N+漏区(16)；
源极(4)，位于P+源区(3)与N+源区(5)上方；
栅极介质层(6)，覆盖N+源区(5)右侧的沟道表面区域；
欧姆栅极(7)，覆盖所述栅极介质层(6)上；
欧姆漏极(15)，位于N+漏区(16)表面；
积累介质层(10)，位于P型衬底(1)上表面，且覆盖P型基区(2)与N+漏区(16)之间的区域；
外延层(11)，覆盖在所述积累介质层(10)上方；
积累栅极(8)和积累漏极(14)，分别位于外延层(11)的左端区域、右端区域；
N+阻挡层(12)位于外延层(11)的右侧，且与积累漏极(14)存在间隔；
所述欧姆栅极(7)与积累栅极(8)通过导线连接，整体作为器件的栅极；
所述欧姆漏极(15)与积累漏极(14)通过导线连接，整体作为器件的漏极。


2.根据权利要求1所述的降低主结体电场的积累场效应管，其特征在于：所述P型衬底(1)的掺杂浓度为1×1013cm-3～1×1015cm-3。


3.根据权利要求1所述的降低主结体电场的积累场效应管，其特征在于：所述N型埋层(17)的掺杂浓度为1×1015cm-3～1×1018cm-3；
当N型埋层(17)至少为两个时，每个N型埋层(17)互相之间存在垂直方向的间隔，每个N型埋层的水平方向为等长度设置或者不等长度设置；且在水平方向上最上方的N型埋层(17)的左侧不超过外延层(11)的左侧；
每个N型埋层垂直方向上为等间距布置或者不等间距布置；
最上方的N型埋层(17)与积累介质层(10)的间隔为1-8微米。


4.根据权利要求1所述的降低主结体电场的积累场效应管，其特征在于：所述积累介质层(10)的材料为绝缘材料；积累介质层(10)的厚度为0.03-0.2微米。


5.根据权利要求1所述的降低主结体电场的积累场效应管，其特征在于：所述外延层(11)分为掺杂型外延层和非掺杂型外延层两种，且均采用半导体材料制作，厚度为0....

【专利技术属性】
技术研发人员：段宝兴，王彦东，杨银堂，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西;61