一种显示基板及其制作方法、显示装置制造方法及图纸

一种显示基板及其制作方法、显示装置。所述显示基板包括：基底，以及设置在所述基底上的栅极驱动电路；所述栅极驱动电路包括：帧起始信号线(STV)、时钟信号线(CK)、反相时钟信号线(CB)、第一电平信号线(VGH)、第二电平信号线(VGL)以及多个移位寄存器单元；多个晶体管至少包括第一晶体管(T1)、第二晶体管(T2)和第三晶体管(T3)，第一晶体管(T1)的有源层、第二晶体管(T2)的有源层和第三晶体管(T3)的有源层由一个连续的第一半导体层(11)形成，第一半导体层(11)沿第一方向延伸；第一半导体层(11)包括与第一晶体管(T1)、第二晶体管(T2)和第三晶体管(T3)对应的至少三个沟道部分(110)，以及设置在相邻的沟道部分(110)之间的导电部分(111)，相邻的沟道部分(110)对应的多个晶体管之间通过对应的导电部分(111)耦接。

【技术实现步骤摘要】
【国外来华专利技术】一种显示基板及其制作方法、显示装置
本公开涉及显示
，尤其涉及一种显示基板及其制作方法、显示装置。
技术介绍
有源矩阵有机发光二极管(英文：Active-MatrixOrganicLight-EmittingDiode，以下简称：AMOLED)显示面板以其低功耗、低制作成本、广色域等优点被广泛的应用在各个领域。AMOLED显示面板包括位于显示区域的像素驱动电路和位于非显示区域的栅极驱动电路，所述像素驱动电路包括阵列分布的多个子像素驱动电路，所述栅极驱动电路包括多个移位寄存器单元，每个移位寄存器单元用于为对应的一行子像素驱动电路提供栅极驱动信号。由于所述栅极驱动电路设置在AMOLED显示面板的非显示区域，因此，栅极驱动电路的排布方式决定了AMOLED显示面板的边框宽度。
技术实现思路
本公开的目的在于提供一种显示基板及其制作方法、显示装置。本公开的第一方面提供一种显示基板，包括：基底，以及设置在所述基底上的栅极驱动电路；所述栅极驱动电路包括：帧起始信号线、时钟信号线、反相时钟信号线、第一电平信号线、第二电平信号线以及多个移位寄存器单元；每个所述移位寄存器单元均包括多个晶体管，所述多个晶体管至少包括第一晶体管、第二晶体管和第三晶体管，所述第一晶体管的有源层、所述第二晶体管的有源层和所述第三晶体管的有源层由一个连续的第一半导体层形成，所述第一半导体层沿第一方向延伸；所述第一半导体层包括与所述第一晶体管、所述第二晶体管和所述第三晶体管对应的至少三个沟道部分，以及设置在相邻的所述沟道部分之间的导电部分，所述至少三个沟道部分沿所述第一方向排列，相邻的所述沟道部分对应的所述晶体管之间通过对应的所述导电部分耦接。可选的，所述第一晶体管的栅极包括：第一栅极图形、第二栅极图形和第三栅极图形；所述第一栅极图形在所述基底上的正投影和所述第二栅极图形在所述基底上的正投影，均与所述第一晶体管的沟道部分在所述基底上的正投影至少部分重叠，所述第一栅极图形和所述第二栅极图形均沿第二方向延伸，所述第二方向与所述第一方向相交；所述第三栅极图形位于所述第一晶体管的沟道部分远离所述第二电平信号线的一侧，且所述第三栅极图形分别与所述第一栅极图形和所述第二栅极图形耦接；所述第一栅极图形远离所述第三栅极图形的一端，或所述第二栅极图形远离所述第三栅极图形的一端与所述时钟信号线耦接。可选的，所述第一晶体管的沟道宽长比，所述第二晶体管的沟道宽长比和所述第三晶体管的沟道宽长比相等。可选的，在所述第二方向上，所述第二晶体管的沟道部分的长度与所述第三晶体管的沟道部分的长度相同，且所述第二晶体管的沟道部分的长度小于所述第一晶体管的沟道部分的长度；在所述第一方向上，所述第二晶体管的沟道部分的宽度与所述第三晶体管的沟道部分的宽度相同，且所述第二晶体管的沟道部分的宽度小于所述第一晶体管的沟道部分的宽度。可选的，所述第一晶体管的有源层包括沿所述第一方向相对设置的两个第一导电部分，以及位于所述两个第一导电部分之间的第一沟道部分；所述第二晶体管的有源层包括沿所述第一方向相对设置的两个第二导电部分，以及位于所述两个第二导电部分之间的第二沟道部分；所述第三晶体管的有源层包括沿所述第一方向相对设置的两个第三导电部分，以及位于所述两个第三导电部分之间的第三沟道部分；所述第三沟道部分位于所述第一沟道部分和所述第二沟道部分之间,位于所述第一沟道部分和所述第三沟道部分之间的所述第一导电部分和所述第三导电部分相耦接，位于所述第二沟道部分和所述第三沟道部分之间的所述第二导电部分和所述第三导电部分相耦接。可选的，所述移位寄存器单元包括公共连接端；所述多个晶体管还包括第四晶体管和第五晶体管，所述第四晶体管的有源层和所述第五晶体管的有源层由一个连续的第二半导体层形成；所述第四晶体管的有源层包括相对设置的两个第四导电部分，以及位于所述两个第四导电部分之间的第四沟道部分；所述第五晶体管的有源层包括相对设置的两个第五导电部分，以及位于所述两个第五导电部分之间的第五沟道部分；一个所述第四导电部分与一个所述第五导电部分相耦接，形成耦接端，该耦接端通过第一导电连接部与所述公共连接端耦接。可选的，所述两个第四导电部分沿所述第一方向相对设置，所述两个第五导电部分沿第二方向相对设置，所述第二方向与所述第一方向相交；所述第四晶体管的有源层和所述第五晶体管的有源层共同形成为L形，所述耦接端位于所述L形的拐角处。可选的，所述第一电平信号线沿所述第一方向延伸；所述多个晶体管还包括分别与所述第一电平信号线耦接的第四晶体管和第六晶体管，所述第四晶体管与所述第一电平信号线耦接的一极在所述基底上的正投影，以及所述第六晶体管与所述第一电平信号线耦接的一极在所述基底上的正投影，均与所述第一电平信号线在所述基底上的正投影存在第一重叠区域，所述第四晶体管的一极与所述第六晶体管的一极均通过设置在所述第一重叠区域的第一过孔与所述第一电平信号线直接耦接。可选的，所述第四晶体管包括的第四沟道部分在所述基底上的正投影，以及所述第六晶体管包括的第六沟道部分在所述基底上的正投影，均位于所述第一电平信号线在所述基底上的正投影的同一侧。可选的，所述第四晶体管包括的第四沟道部分在所述基底上的正投影，位于所述第一电平信号线在所述基底上的正投影的第一侧，所述第六晶体管包括的第六沟道部分在所述基底上的正投影，位于所述第一电平信号线在所述基底上的正投影的第二侧，所述第一侧和所述第二侧相对。可选的，所述第四晶体管的一极与所述第一电平信号线形成的所述第一重叠区域，与所述第六晶体管的一极与所述第一电平信号线形成的所述第一重叠区域之间相互独立。可选的，所述移位寄存器单元包括栅极驱动信号输出端，所述多个晶体管包括沿所述第一方向排列的第七晶体管和第八晶体管，所述第七晶体管的输出电极和所述第八晶体管的输出电极均与所述栅极驱动信号输出端耦接；所述第七晶体管用于控制所述栅极驱动信号输出端输出有效电平，所述第八晶体管用于控制所述栅极驱动信号输出端输出非有效电平。可选的，所述第七晶体管的输入电极包括沿所述第一方向排列的多个第一输入电极图形，以及位于所述多个第一输入电极图形的同一侧，且分别与所述多个第一输入电极图形耦接的第二输入电极图形；所述第七晶体管的输出电极包括多个第一输出电极图形，以及位于所述多个第一输出电极图形的同一侧，且分别与所述多个第一输出电极图形耦接的第二输出电极图形，所述第一输出电极图形与所述第一输入电极图形交替排列；所述第七晶体管的栅极包括多个第四栅极图形，以及位于所述多个第四栅极图形的同一侧，且分别与所述多个第四栅极图形耦接的第五栅极图形，每个所述第四栅极图形均位于相邻的所述第一输入电极图形和所述第一输出电极图形之间；所述第八晶体管的栅极在所述基底上的正投影，位于所述第八晶体管的输入电极在所述基底上的正投影和所述第八晶体管的输出电极在所述基底上的正投影之间，所述第七晶体管中最靠近所述第八本文档来自技高网...

【技术保护点】
一种显示基板，包括：基底，以及设置在所述基底上的栅极驱动电路；所述栅极驱动电路包括：帧起始信号线、时钟信号线、反相时钟信号线、第一电平信号线、第二电平信号线以及多个移位寄存器单元；/n每个所述移位寄存器单元均包括多个晶体管，所述多个晶体管至少包括第一晶体管、第二晶体管和第三晶体管，所述第一晶体管的有源层、所述第二晶体管的有源层和所述第三晶体管的有源层由一个连续的第一半导体层形成，所述第一半导体层沿第一方向延伸；所述第一半导体层包括与所述第一晶体管、所述第二晶体管和所述第三晶体管对应的至少三个沟道部分，以及设置在相邻的所述沟道部分之间的导电部分，所述至少三个沟道部分沿所述第一方向排列，相邻的所述沟道部分对应的所述晶体管之间通过对应的所述导电部分耦接。/n

【技术特征摘要】
【国外来华专利技术】一种显示基板，包括：基底，以及设置在所述基底上的栅极驱动电路；所述栅极驱动电路包括：帧起始信号线、时钟信号线、反相时钟信号线、第一电平信号线、第二电平信号线以及多个移位寄存器单元；
每个所述移位寄存器单元均包括多个晶体管，所述多个晶体管至少包括第一晶体管、第二晶体管和第三晶体管，所述第一晶体管的有源层、所述第二晶体管的有源层和所述第三晶体管的有源层由一个连续的第一半导体层形成，所述第一半导体层沿第一方向延伸；所述第一半导体层包括与所述第一晶体管、所述第二晶体管和所述第三晶体管对应的至少三个沟道部分，以及设置在相邻的所述沟道部分之间的导电部分，所述至少三个沟道部分沿所述第一方向排列，相邻的所述沟道部分对应的所述晶体管之间通过对应的所述导电部分耦接。


根据权利要求1所述的显示基板，其中，所述第一晶体管的栅极包括：第一栅极图形、第二栅极图形和第三栅极图形；
所述第一栅极图形在所述基底上的正投影和所述第二栅极图形在所述基底上的正投影，均与所述第一晶体管的沟道部分在所述基底上的正投影至少部分重叠，所述第一栅极图形和所述第二栅极图形均沿第二方向延伸，所述第二方向与所述第一方向相交；
所述第三栅极图形位于所述第一晶体管的沟道部分远离所述第二电平信号线的一侧，且所述第三栅极图形分别与所述第一栅极图形和所述第二栅极图形耦接；
所述第一栅极图形远离所述第三栅极图形的一端，或所述第二栅极图形远离所述第三栅极图形的一端与所述时钟信号线耦接。


根据权利要求2所述的显示基板，其中，所述第一晶体管的沟道宽长比，所述第二晶体管的沟道宽长比和所述第三晶体管的沟道宽长比相等。


根据权利要求3所述的显示基板，其中，在所述第二方向上，所述第二晶体管的沟道部分的长度与所述第三晶体管的沟道部分的长度相同，且所述第二晶体管的沟道部分的长度小于所述第一晶体管的沟道部分的长度；
在所述第一方向上，所述第二晶体管的沟道部分的宽度与所述第三晶体管的沟道部分的宽度相同，且所述第二晶体管的沟道部分的宽度小于所述第一晶体管的沟道部分的宽度。


根据权利要求1所述的显示基板，其中，所述第一晶体管的有源层包括沿所述第一方向相对设置的两个第一导电部分，以及位于所述两个第一导电部分之间的第一沟道部分；所述第二晶体管的有源层包括沿所述第一方向相对设置的两个第二导电部分，以及位于所述两个第二导电部分之间的第二沟道部分；所述第三晶体管的有源层包括沿所述第一方向相对设置的两个第三导电部分，以及位于所述两个第三导电部分之间的第三沟道部分；所述第三沟道部分位于所述第一沟道部分和所述第二沟道部分之间,位于所述第一沟道部分和所述第三沟道部分之间的所述第一导电部分和所述第三导电部分相耦接，位于所述第二沟道部分和所述第三沟道部分之间的所述第二导电部分和所述第三导电部分相耦接。


根据权利要求1所述的显示基板，其中，所述移位寄存器单元包括公共连接端；
所述多个晶体管还包括第四晶体管和第五晶体管，所述第四晶体管的有源层和所述第五晶体管的有源层由一个连续的第二半导体层形成；
所述第四晶体管的有源层包括相对设置的两个第四导电部分，以及位于所述两个第四导电部分之间的第四沟道部分；
所述第五晶体管的有源层包括相对设置的两个第五导电部分，以及位于所述两个第五导电部分之间的第五沟道部分；
一个所述第四导电部分与一个所述第五导电部分相耦接，形成耦接端，该耦接端通过第一导电连接部与所述公共连接端耦接。


根据权利要求6所述的显示基板，其中，所述两个第四导电部分沿所述第一方向相对设置，所述两个第五导电部分沿第二方向相对设置，所述第二方向与所述第一方向相交；
所述第四晶体管的有源层和所述第五晶体管的有源层共同形成为L形，所述耦接端位于所述L形的拐角处。


根据权利要求1所述的显示基板，其中，所述第一电平信号线沿所述第一方向延伸；
所述多个晶体管还包括分别与所述第一电平信号线耦接的第四晶体管和第六晶体管，所述第四晶体管与所述第一电平信号线耦接的一极在所述基底上的正投影，以及所述第六晶体管与所述第一电平信号线耦接的一极在所述基底上的正投影，均与所述第一电平信号线在所述基底上的正投影存在第一重叠区域，所述第四晶体管的一极与所述第六晶体管的一极均通过设置在所述第一重叠区域的第一过孔与所述第一电平信号线直接耦接。


根据权利要求8所述的显示基板，其中，所述第四晶体管包括的第四沟道部分在所述基底上的正投影，以及所述第六晶体管包括的第六沟道部分在所述基底上的正投影，均位于所述第一电平信号线在所述基底上的正投影的同一侧。


根据权利要求8所述的显示基板，其中，所述第四晶体管包括的第四沟道部分在所述基底上的正投影，位于所述第一电平信号线在所述基底上的正投影的第一侧，所述第六晶体管包括的第六沟道部分在所述基底上的正投影，位于所述第一电平信号线在所述基底上的正投影的第二侧，所述第一侧和所述第二侧相对。


根据权利要求8所述的显示基板，其中，所述第四晶体管的一极与所述第一电平信号线形成的所述第一重叠区域，与所述第六晶体管的一极与所述第一电平信号线形成的所述第一重叠区域之间相互独立。


根据权利要求1所述的显示基板，其中，所述移位寄存器单元包括栅极驱动信号输出端，所述多个晶体管包括沿所述第一方向排列的第七晶体管和第八晶体管，所述第七晶体管的输出电极和所述第八晶体管的输出电极均与所述栅极驱动信号输出端耦接；所述第七晶体管用于控制所述栅极驱动信号输出端输出有效电平，所述第八晶体管用于控制所述栅极驱动信号输出端输出非有效电平。


根据权利要求12所述的显示基板，其中，
所述第七晶体管的输入电极包括沿所述第一方向排列的多个第一输入电极图形，以及位于所述多个第一输入电极图形的同一侧，且分别与所述多个第一输入电极图形耦接的第二输入电极图形；
所述第七晶体管的输出电极包括多个第一输出电极图形，以及位于所述多个第一输出电极图形的同一侧，且分别与所述多个第一输出电极图形耦接的第二输出电极图形，所述第一输出电极图形与所述第一输入电极图形交替排列；
所述第七晶体管的栅极包括多个第四栅极图形，以及位于所述多个第四栅极图形的同一侧，且分别与所述多个第四栅极图形耦接的第五栅极图形，每个所述第四栅极图形均位于相邻的所述第一输入电极图形和所述第一输出电极图形之间；
所述第八晶体管的栅极在所述基底上的正投影，位于所述第八晶体管的输入电极在所述基底上的正投影和所述第八晶体管的输出电极在所述基底上的正投影之间，所述第七晶体管中最靠近所述第八晶体管的栅极的所述第一输出电极图形复用为所述第八晶体管的输出电极；
所述第一输入电极图形、所述第一输出电极图形、所述第四栅极图形、所述第八晶体管的栅极和所述第八晶体管的输入电极均沿第二方向延伸，所述第二方向与所述第一方向相交。


根据权利要求13所述的显示基板，其中，
所述第七晶体管包括沿所述第二方向排列的两个第七有源图形，每个所述第七有源图形均包括沿所述第一方向交替设置的第七导电部分和第七沟道部分；
所述第七沟道部分与所述第四栅极图形一一对应，每个所述第七沟道部分在所述基底上的正投影，均位于对应的所述第四栅极图形在所述基底上的正投影的内部；
所述第七晶体管中的一部分所述第七导电部分与所述第一输入电极图形一一对应，所述第一输入电极图形在所述基底上的正投影，与对应的所述第七导电部分在所述基底上的正投影存在第二重叠区域，所述第一输入电极图形通过设置在所述第二重叠区域的至少一个第二过孔与对应的所述第七导电部分耦接；
所述第七晶体管中的另一部分所述第七导电部分与所述第一输出电极图形一一对应，所述第一输出电极图形在所述基底上的正投影，与对应的所述第七导电部分在所述基底上的正投影存在第三重叠区域，所述第一输出电极图形通过设置在所述第三重叠区域的至少一个第三过孔与对应的所述第七导电部分耦接；
所述第八晶体管包括沿所述第二方向排列的两个第八有源图形，每个所述第八有源图形均包括第八导电部分和第八沟道部分，所述第八导电部分在所述基底上的正投影，与所述第八晶体管的输入电极在所述基底上的正投影存在第四重叠区域，所述第八导电部分通过设置在所述第四重叠区域的至少一个第四过孔与所述第八晶体管的输入电极耦接；
所述第八沟道部分在所述基底上的正投影，位于所述第八晶体管的栅极在所述基底上的正投影的内部；
所述第七有源图形与所述第八有源图形一一对应，相对应的所述第七有源图形和所述第八有源图形由一个连续的第三半导体层形成。


根据权利要求1所述的显示基板，其中，所述时钟信号线、所述反相时钟信号线和所述第二电平信号线均沿所述第一方向延伸，所述时钟信号线在所述基底上的正投影，所述反相时钟信号线在所述基底上的正投影，以及所述第二电平信号线在所述基底上的正投影，均位于所述移位寄存器单元在所述基底上的正投影远离所述显示基板的显示区域的一侧。


根据权利要求1所述的显示基板，其中，所述栅极驱动电路还包括帧起始信号线；
所述多个晶体管还第四晶体管、第五晶体管、第六晶体管、第七晶体管和第八晶体管；
所述第一晶体管的栅极与所述时钟信号线耦接，所述第一晶体管的输入电极与所述帧起始信号线耦接，所述第一晶体管的输出电极与所述第五晶体管的栅极耦接；
所述第五晶体管的输入电极与所述时钟信号线耦接，所述第五晶体管的输出电极与所述第四晶体管的输出电极耦接；
所述第四晶体管的栅极与所述时钟信号线耦接，所述第四晶体管的输入电极与所述第一电平信号线耦接，所述第四晶体管的输出电极与所述第八晶体管的栅极耦接；
所述第八晶体管的输入电极与所述第二电平信号线耦接，所述第八晶体管的输出电极与所述栅极驱动信号输出端耦接；
所述第七晶体管的栅极与所述第六晶体管的输出电极耦接，所述第七晶体管的输入电极与所述反相时钟信号输入端耦接，所述第七晶体管的输出电极与所述栅极驱动信号输出端耦接；
所述第六晶体管的栅极与所述第一电平信号线耦接，所述第六晶体管的输入电极与所述第一晶体管的输出电极耦接；
所述第二晶体管的栅极与所述第四晶体管的输出电极耦接，所述第二晶体管的输入电极与所述第二电平信号线耦接，所述第二晶体管的输出电极与所述第三晶体管的输入电极耦接；
所述第三晶体管的栅极与所述反相时钟信号线耦接，所述第三晶体管的输出电极与所述第六晶体管的输入电极耦接；
所述移位寄存器单元还包括：
第一电容，所述第一电容的第一极板与所述第八晶体管的栅极耦接，所述第一电容的第二极板与所述第二电平信号线耦接；以及，
第二电容，所述第二电容的第一极板与所述第七晶体管的栅极耦接，所述第二电容的第二极板与所述栅极驱动信号输出端耦接。


根据权利要求16所述的显示基板，其中，沿靠近所述显示区域的方向，所述时钟信号线、所述反相时钟信号线和所述第二电平信号线依次排列；
沿所述第一方向，所述第三晶体管位于所述第一晶体管和所述第二晶体管之间；
所述第四晶体管位于所述第一晶体管远离所述第二电平信号线的一侧；
所述第五晶体管的第五沟道部分位于所述第一晶体管的第一沟道部分与所述第四晶体管的第四沟道部分之间，且所述第五晶体管的输入电极在所述基底上的正投影，位于所述第一晶体管的第一沟道部分在所述基底上的正投影，与所述第五晶体管的第五沟道部分在所述基底上的正投影之间；
所述公共连接端包括所述第二晶体管的栅极，所述第五晶体管的输出电极通过所述第一导电连接部与所述第二晶体管的栅极耦接，所述第一导电连接部沿所述第一方向延伸；
所述第一电平信号线位于所述第四晶体管的第四沟道部分远离所述第二电平信号线的一侧，且所述第一电平信号线在所述基底上的正投影，位于所述第四晶体管的第四沟道部分在所述基底上的正投影和所述第六晶体管的第六沟道部分在所述基底上的正投影之间；
所述第八晶体管和所述第七晶体管位于所述第六晶体管远离所述第一电平信号线的一侧。


根据权利要求17所述的显示基板，其中，所述移位寄存器单元还包括与所述第二电平信号线耦接的第三导电连接部，以及用于耦接所述第八晶体管的栅极和所述第二晶体管的栅极的第四导电连接部，所述第三导电连接部和所述第四导电连接部均沿所述第二方向延伸；
所述第一电容的第二极板沿所述第二方向延伸，所述第一电容的第二极板靠近所述第三导电连接部的一端在所述基底上的正投影，与所述第三导电连接部在所述基底上的正投影存在第五重叠区域，所述第一电容的第二极板靠近所述第三导电连接部的一端通过设置在所述第五重叠区域的至少一个第五过孔与所述第三导电连接部耦接；
所述第一电容的第二极板靠近所述第八晶体管的输入电极的一端在所述基底上的正投影，与所述第八晶体管的输入电极在所述基底上的正投影存在第六重叠区域，所述第一电容的第二极板靠近所述第八晶体管的输入电极的一端，通过设置在所述第六重叠区域的至少一个第六过孔与所述第八晶体管的输入电极耦接；
所述第一电容的第二极板在所述基底上的正投影与所述第四导电连接部在所述基底上的正投影至少部分重叠，所述第四导电连接部复用为所述第一电容的第一极板。


根据权利要求17所述的显示基板，其中，
所述第二电容的第二极板位于所述第七晶体管的第七沟道部分远离所述第一电平信号线的一侧；
所述第二电容的第二极板在所述基底上的正投影与所述第七晶体管的输出电极在所述基底上的正投影存在第七重叠区域，所述第二电容的第二极板通过设置在所述第七重叠区域的第七过孔与所述第七晶体管的输出电极耦接；
所述第七晶体管的栅极复用为所述第二电容的第一极板。


根据权利要求17所述的显示基板，其中，所述移位寄存器单元还包括沿所述第二方向延伸的第五导电连接部...

【专利技术属性】
技术研发人员：青海刚，肖云升，
申请(专利权)人：京东方科技集团股份有限公司，成都京东方光电科技有限公司，
类型：发明
国别省市：北京;11