一种处理芯片、方法及相关设备技术

一种处理芯片、方法及相关设备，其中，处理芯片(10)包括：控制器(101)、与控制器(101)连接的第一存储器(102)；其中，第一存储器(102)包括N个存储块Block，每个Block包括M个一读一写1R1W存储器；N个Block中的第i个Block，用于存储与第i个Block对应的目标数据Si的数据长度，i＝1、2、3、……N；控制器(101)，用于在第j个Block对应的目标数据Sj的数据长度变化时，读取第j个Block的其中一个1R1W存储器中存储的Sj的数据长度，并根据Sj的数据长度变化，更新第j个Block的M个1R1W存储器中存储的M份Sj的数据长度。采用本方法可以提升多访问源的数据长度的计算效率。

【技术实现步骤摘要】
【国外来华专利技术】一种处理芯片、方法及相关设备
本专利技术涉及芯片
，尤其涉及一种处理芯片、方法及相关设备。
技术介绍
在各类通讯、电子设备所使用的芯片中，有很多功能需要基于数据的长度(例如队列的深度或数据报文的长度等)做运算，比如，基于队列的长度丢弃报文，反压端口，计费等。假设，系统需要支持1M个数的用户队列，并基于用户队列的深度对各个用户队列进行调度。其中，不同用户之间的队列可以基于媒体访问控制地址(MediaAccessControlAddress，MAC)、互联网协议地址(InternetProtocolAddress，IP)地址或者传输控制协议(TransmissionControlProtocol，TCP)连接关系等进行区分。而在实际监控调度过程中，每个时钟周期内，任意一个用户的队列深度可能会通过多个访问源(例如N个通道、数据接口、流水或平面)进行增加或减少。对于这类队列，若要在1个时钟周期内确定多个用户队列的实际深度，就需要涉及在芯片内实现N访问源的多个队列深度计算的实现方法。因此，如何在芯片内部实现N访问源的数据长度的高效计算，是亟待解决的问题。
技术实现思路
本专利技术实施例所要解决的技术问题在于，提供一种处理芯片、方法及相关设备，以提升多访问源的数据长度的计算效率。第一方面，本专利技术实施例提供了一种处理芯片，可包括：控制器、与所述控制器连接的第一存储器；其中，所述第一存储器包括N个存储块Block，每个Block包括M个一读一写1R1W存储器；N为大于1的整数，M为大于1的整数；所述N个Block中的第i个Block，用于存储与所述第i个Block对应的目标数据Si的数据长度，i＝1、2、3、……N；其中，所述第i个Block中存储M份所述Si的数据长度，且M份所述Si的数据长度分别存储在所述第i个Block的M个1R1W存储器中，一个1R1W存储器存储一份所述Si的数据长度；所述控制器，用于在第j个Block对应的目标数据Sj的数据长度变化时，读取所述第j个Block的其中一个1R1W存储器中存储的Sj的数据长度，并根据Sj的数据长度变化，更新所述第j个Block的M个1R1W存储器中存储的M份所述Sj的数据长度，其中，1≤j≤N，且j为整数。本专利技术实施例提供的处理芯片，通过在第一存储器中的N个Block中的每一个Block中的M个1R1W存储器中，分别重复存储M份与该Block对应的目标数据的数据长度，当N个Block中的任意一个或多个Block对应的目标数据的数据长度发生变化时，读取对应的Block中的其中一个1R1W存储器中存储的初始长度，并更新该Block中的M个1R1W存储器中存储的初始长度。可选的，目标数据可以包括多类数据(例如包括多个用户的数据)。因此，在本专利技术实施例中，当某类数据通过N个访问源(例如N个通道、数据接口、流水或平面)中的一个或多个进行增加或减少时，由于该类数据的数据长度所存储于的Block，在一个时钟周期内，最多被允许M次读操作和M次写操作，而M次读操作中的其中一次可用于读取该类数据的初始长度(以计算更新后的数据长度)，M次写操作则可用于写入该类数据的M份更新后的数据长度，以便于在同一个时钟周期内可以计算M类数据的总长度。即当需要在同一个时钟周期内计算M类数据通过N个访问源写入(除去读出的)的数据总长度时，则可以使用每一个Block中的M次读操作(每一次对应一类数据)读出在各个Block中的数据长度，最终进行求和得到数据总长度。因此，本专利技术实施例中的处理芯片，在一个时钟周期内，最多可以允许计算M类数据的总长度，在保证了目标数据的数据长度实时更新的情况下，实现了芯片内部的N访问源的M类数据长度的计算方法，提升了多访问源的多类数据的数据长度计算的效率和精确性。在一种可能的实现方式中，所述芯片还包括：与所述控制器连接的第二存储器，以及与所述第二存储器连接的N个数据接口，所述N个数据接口与所述N个存储块Block一一对应；所述N个数据接口中的每个数据接口，用于向所述第二存储器写入数据，或从所述第二存储器中读出数据；所述第二存储器，用于存储通过所述N个数据接口写入的数据；其中，与所述第i个Block对应的目标数据Si，具体为通过所述第i个Block对应的数据接口存储至所述第二存储器中的数据。本专利技术实施例提供的处理芯片，还包括第二存储器以及与之连接的N个数据接口，且该N个数据接口与N个Block一一对应，因此，Block对应的目标数据即为通过该Block对应的数据接口写入或者读出的数据。该第二存储器用于存储通过N个数据接口写入的各类数据，且该N个数据接口可以看做是该处理芯片的N个访问源。当有数据通过某个数据接口写入或者读出时，则对该数据接口对应的Block中存储的数据长度进行读取和更新，以保证该数据的数据长度的精确性。在一种可能的实现方式中，每个1R1W存储器包括K个位宽为W的存储单元；Si包括K类数据，将第k类数据sk通过第i个Block对应的数据接口存储至所述第二存储器中的数据长度记为Lik，k＝1、2、3、……K；所述Si的数据长度包括K个数据长度：Li1，Li2，Li3……LiK；所述第i个Block中的M个1R1W存储器中的每一个1R1W存储器存储所述K个数据长度，且所述K个数据长度一一对应的存储在一个1R1W存储器中的K个所述存储单元中；所述控制器，具体用于在第j个Block对应的数据接口有sg写入或读出的情况下，读取所述第j个Block的其中一个1R1W存储器的对应存储单元中存储的Ljg，并根据sg的长度变化，更新所述第j个Block中的M个1R1W存储器中的对应存储单元中存储的M份所述Ljg，其中，M取大于或者等于N的整数；其中，Ljg为第g类数据sg通过第j个Block对应的数据接口存储至所述第二存储器中的数据长度，所述第g类数据为所述K类数据中的第g类数据，1≤g≤K，且g为整数。本专利技术实施例提供的处理芯片，其第一存储器中的N个Block中的每一个Block中的M个1R1W存储器的深度均为K，位宽均为W。当目标数据包括K类数据时，则每一类数据通过某个数据接口存储至第二存储器中的数据长度，恰好存储于该数据接口对应的Block中的1R1W存储器中的其中一个存储单元中，且M份该数据的数据长度分别存储于该Block的M个1R1W存储器中。因此，当某个数据接口有数据传输(写入或读出)时，则通过控制器读取对应Block中的其中一个1R1W存储器中的存储单元(该类数据对应的固定的存储单元)中所存储的初始长度，以便于计算并更新M个1R1W存储器中对应的存储单元中存储的M份数据长度。综上，本专利技术实施例中的处理芯片可以实现，在同一个时钟周期内最多计算M类数据的数据总长度，且因为M取大于或者等于N的整数，因此，当N个数据接口均有数据传输(写入或读出)时，且分别为N个不同类数据时，则本发本文档来自技高网...

【技术保护点】
一种处理芯片，其特征在于，包括：控制器、与所述控制器连接的第一存储器；其中，所述第一存储器包括N个存储块Block，每个Block包括M个一读一写1R1W存储器；N为大于1的整数，M为大于1的整数；/n所述N个Block中的第i个Block，用于存储与所述第i个Block对应的目标数据S

【技术特征摘要】
【国外来华专利技术】一种处理芯片，其特征在于，包括：控制器、与所述控制器连接的第一存储器；其中，所述第一存储器包括N个存储块Block，每个Block包括M个一读一写1R1W存储器；N为大于1的整数，M为大于1的整数；
所述N个Block中的第i个Block，用于存储与所述第i个Block对应的目标数据S
i的数据长度，i＝1、2、3、……N；其中，所述第i个Block中存储M份所述S
i的数据长度，且M份所述S
i的数据长度分别存储在所述第i个Block的M个1R1W存储器中，一个1R1W存储器存储一份所述S
i的数据长度；

所述控制器，用于在第j个Block对应的目标数据S
j的数据长度变化时，读取所述第j个Block的其中一个1R1W存储器中存储的S
j的数据长度，并根据S
j的数据长度变化，更新所述第j个Block的M个1R1W存储器中存储的M份所述S
j的数据长度，其中，1≤j≤N，且j为整数。



如权利要求1的处理芯片，其特征在于，所述芯片还包括：与所述控制器连接的第二存储器，以及与所述第二存储器连接的N个数据接口，所述N个数据接口与所述N个存储块Block一一对应；
所述N个数据接口中的每个数据接口，用于向所述第二存储器写入数据，或从所述第二存储器中读出数据；
所述第二存储器，用于存储通过所述N个数据接口写入的数据；
其中，与所述第i个Block对应的目标数据S
i，具体为通过所述第i个Block对应的数据接口存储至所述第二存储器中的数据。



如权利要求2的处理芯片，其特征在于，每个1R1W存储器包括K个位宽为W的存储单元；S
i包括K类数据，将第k类数据s
k通过第i个Block对应的数据接口存储至所述第二存储器中的数据长度记为L
ik，k＝1、2、3、……K；所述S
i的数据长度包括K个数据长度：L
i1，L
i2，L
i3……L
iK；所述第i个Block中的M个1R1W存储器中的每一个1R1W存储器存储所述K个数据长度，且所述K个数据长度一一对应的存储在一个1R1W存储器中的K个所述存储单元中；

所述控制器，具体用于在第j个Block对应的数据接口有s
g写入或读出的情况下，读取所述第j个Block的其中一个1R1W存储器的对应存储单元中存储的L
jg，并根据s
g的长度变化，更新所述第j个Block中的M个1R1W存储器中的对应存储单元中存储的M份所述L
jg，其中，M取大于或者等于N的整数；

其中，L
jg为第g类数据s
g通过第j个Block对应的数据接口存储至所述第二存储器中的数据长度，所述第g类数据为所述K类数据中的第g类数据，1≤g≤K，且g为整数。



如权利要求3所述的处理芯片，其特征在于，所述处理芯片还包括与所述控制器和所述第一存储器连接的计算单元：
所述控制器，还用于在同一个时钟周期内，从所述N个Block中的每一个Block的其中一个1R1W存储器中读取s
g的数据长度，并发送至所述计算单元；包括L
1g，L
2g，L
3g……L
Ng；

所述计算单元，用于根据读取的所述s
g的数据长度，计算s
g在所述第二存储器中的数据总长度S，其中，
1≤g≤K，且g为整数，i＝1、2、3、……N。



如权利要求4所述的处理芯片，其特征在于，
所述控制器，还用于根据所述s
g在所述第二存储器中的数据总长度S，控制所述s
g的写入或读出。



如权利要求1-3任意一项所述的处理芯片，其特征在于，所述处理芯片还包括与所述控制器和所述第一存储器连接的计算单元：
所述控制器，还用于在同一个时钟周期内，分别从所述N个Block中的各个Block中读取T类数据存储的数据长度，并发送至所述计算单元；所述T类数据为在同一个时钟周期内分别通过所述N个数据接口中的T个数据接口写入或者读出的数据；其中，从所述N个Block中的任意一个Block中读取所述T类数据的数据长度，包括从所述任意一个Block的T个1R1W存储器中分别读出的所述T类数据的数据长度，且从一个1R1W存储器中读出一类数据的数据长度，所述T类数据为所述K类数据中的其中T类数据，其中，M取大于或者等于N的整数，2≤T≤M；
所述计算单元，用于分别计算所述T类数据在所述第二存储器中的数据...

【专利技术属性】
技术研发人员：包雅林，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：广东;44