用于良率分析和物理故障分析的先进单元感知故障模型制造技术

本申请涉及用于良率分析和物理故障分析的先进单元感知故障模型。为了特定地识别半导体单元内的故障，检索与半导体单元设计相关联的SPICE网表，且在所述SPICE网表内识别一或多个晶体管特性。针对所述半导体单元执行先进单元感知故障模型，且为所述半导体芯片设计的单元的所述先进单元感知故障模型的一或多种故障测试方法传回结果。通过使作为所述故障测试方法的结果检测到的一或多个故障与所述SPICE网表内的一或多个晶体管特性相关来继续用于识别所述半导体单元内的故障的方法，且生成用于识别所述半导体芯片设计内的一或多个有故障的晶体管的用户界面。

【技术实现步骤摘要】
用于良率分析和物理故障分析的先进单元感知故障模型相关申请本专利申请主张2020年1月31日提交的第62/968,810号美国临时申请的优先权，所述美国临时申请以全文引用的方式并入本文中。
本公开涉及关于半导体制造的良率分析概念。
技术介绍
随着半导体制造技术的进步，晶体管构造工艺正变得越来越复杂，且晶体管尺寸不断缩小。晶体管中的缺陷正变得越来越细微，且对于识别良率限制因素的良率分析工程师来说越来越难鉴别。随着半导体技术和晶体管尺寸持续缩减(例如)到5nm技术及以下，这些问题变得更为普遍。晶体管中的缺陷可能影响晶体管的功能性或性能。举例来说，一些缺陷可能致使晶体管保持在断开状态而不是在0和1之间切换；一些其它缺陷可能致使过多的泄漏且使信号转变比预期慢很多。为了进行良率分析和物理故障分析，快速鉴别缺陷位置并找到晶体管缺陷的根本原因已经成为重要的课题。
技术实现思路
本文论述一种方法，所述方法包括：在与半导体芯片设计相关联的网表内识别一或多个晶体管特性；接收针对所述半导体芯片设计的单元的一或多个故障测试模型的结果，所述结果是至少部分地基于提供到由所述一或多个故障测试模型指定的所述半导体芯片设计的所述单元的输入引脚的输入在所述半导体芯片设计的所述单元的一或多个输出引脚处生成的，且其中至少部分地基于与所述半导体芯片设计相关联的所述网表内的所述一或多个晶体管特性执行所述一或多个故障测试模型；至少部分地基于所述一或多个故障测试模型的所述结果使检测到的一或多个故障与所述网表内的一或多个晶体管特性相关以识别所述半导体芯片设计内的一或多个有故障的晶体管；以及由处理器提供识别所述半导体芯片设计内的所述一或多个有故障的晶体管的用户界面。在所述方法的某些实施方案中，识别一或多个晶体管特性包括：接收所关注的晶体管特性的用户输入；在与所述半导体芯片设计相关联的所述网表内识别所关注的所述晶体管特性；以及从与所述半导体芯片设计相关联的所述网表提取所关注的所述晶体管特性。此外，提供用户界面可包括：在图形显示内提供识别半导体芯片设计的单元内的一或多个故障的位置的数据，所述图形显示将所述一或多个故障的位置覆叠到单元布局上。所述方法可进一步包括以下步骤：生成至少一个用户界面，所述至少一个用户界面唯一地识别至少一个晶体管和所述网表内识别的所述至少一个晶体管的一或多个晶体管特性，其中唯一地识别所述至少一个晶体管的所述用户界面包括从网表提取的唯一地识别所述至少一个晶体管的数据和从网表提取的识别所述一或多个晶体管特性的数据。使检测到的一或多个故障与网表内的一或多个晶体管特性相关可包括在识别半导体芯片设计的单元的预期输出的数据结构内查找半导体芯片设计的单元的所述一或多个输出引脚处生成的结果。在某些实施例中，在与半导体芯片设计相关联的网表内识别一或多个晶体管特性包括：在半导体芯片设计内识别库单元；以及从存储器存储区域检索所述库单元的一或多个晶体管特性。所述方法可另外包括：将所述一或多个有故障的晶体管的一或多个晶体管特性与从与半导体芯片设计相关联的网表提取的其它晶体管的一或多个晶体管特性进行比较；确定所述一或多个有故障的晶体管的晶体管特性中的一或多个是否与其它晶体管中的至少一个的晶体管特性中的一或多个匹配；在确定所述一或多个有故障的晶体管的晶体管特性中的至少一个与其它晶体管中的所述至少一个的晶体管特性中的至少一个匹配后，确定针对所述一或多个有故障的晶体管检测到的一或多个故障是否与其它晶体管中的所述至少一个共享；以及在确定所述一或多个故障中的至少一个与其它晶体管中的至少一个共享后，在用户界面内将其它晶体管中的所述至少一个识别为有故障的晶体管。另外描述系统，所述系统包括存储指令的存储器和处理器，所述处理器与所述存储器耦合且执行指令，所述指令在执行时致使所述处理器：在与半导体芯片设计相关联的网表内识别一或多个晶体管特性；针对半导体芯片设计执行先进单元感知故障模型以将一或多个故障测试模型内指定的输入提供到半导体芯片设计的单元的输入引脚，其中至少部分地基于与半导体芯片设计相关联的网表内的所述一或多个晶体管特性识别所述一或多个故障测试模型，且其中将所述输入提供到单元的输入引脚致使所述单元在单元的一或多个输出引脚处生成结果；至少部分地基于所述一或多个故障测试模型的所述结果使检测到的一或多个故障与网表内的一或多个晶体管特性相关以识别半导体芯片设计内的一或多个有故障的晶体管；以及提供识别半导体芯片设计内的所述一或多个有故障的晶体管的用户界面。针对系统的某些实施方案，识别一或多个晶体管特性包括：接收所关注的晶体管特性的用户输入；在与所述半导体芯片设计相关联的所述网表内识别所关注的所述晶体管特性；以及从与所述半导体芯片设计相关联的所述网表提取所关注的所述晶体管特性。在某些实施方案中，提供用户界面包括：在图形显示内提供识别半导体芯片设计的单元内的一或多个故障的位置的数据，所述图形显示将所述一或多个故障的位置覆叠到单元布局上。此外，所述处理器可进一步被配置成生成至少一个用户界面，所述至少一个用户界面唯一地识别至少一个晶体管和所述网表内识别的所述至少一个晶体管的一或多个晶体管特性，其中唯一地识别所述至少一个晶体管的所述用户界面包括从网表提取的唯一地识别所述至少一个晶体管的数据和从网表提取的识别所述一或多个晶体管特性的数据。使检测到的一或多个故障与网表内的一或多个晶体管特性相关可包括在识别半导体芯片设计的单元的预期输出的数据结构内查找半导体芯片设计的单元的所述一或多个输出引脚处生成的结果。对于特定系统，在与半导体芯片设计相关联的网表内识别一或多个晶体管特性包括：在半导体芯片设计内识别库单元；以及从存储器存储区域检索所述库单元的一或多个晶体管特性。此外，所述处理器可进一步被配置成确定针对半导体芯片设计检测到的一或多个故障是否与半导体芯片设计内的多个晶体管共享。本文还论述包括所存储指令的非暂时性计算机可读介质，所述指令在执行时致使所述处理器：在与半导体芯片设计相关联的网表内识别一或多个晶体管特性；针对半导体芯片设计执行先进单元感知故障模型以将一或多个故障测试模型内指定的输入提供到半导体芯片设计的单元的输入引脚，其中至少部分地基于与半导体芯片设计相关联的网表内的所述一或多个晶体管特性识别所述一或多个故障测试模型，且其中将所述输入提供到单元的输入引脚致使所述单元在单元的一或多个输出引脚处生成结果；至少部分地基于所述一或多个故障测试模型的所述结果使检测到的一或多个故障与网表内的一或多个晶体管特性相关以识别半导体芯片设计内的一或多个有故障的晶体管；以及提供识别半导体芯片设计内的所述一或多个有故障的晶体管的用户界面。在某些实施方案中，识别一或多个晶体管特性包括：接收所关注的晶体管特性的用户输入；在与所述半导体芯片设计相关联的所述网表内识别所关注的所述晶体管特性；以及从与所述半导体芯片设计相关联的所述网表提取所关注的所述晶体管特性。提供用户界面可包括：在图形显示内提供识别半导体芯片设计的单元内的一或多个故障的位置的数据，所述图形显示将所述一或本文档来自技高网...

【技术保护点】
1.一种方法，其包括：/n在与半导体芯片设计相关联的网表内识别一或多个晶体管特性；/n接收针对所述半导体芯片设计的单元的一或多个故障测试模型的结果，所述结果是至少部分地基于提供到由所述一或多个故障测试模型指定的所述半导体芯片设计的所述单元的输入引脚的输入在所述半导体芯片设计的所述单元的一或多个输出引脚处生成的，且其中至少部分地基于与所述半导体芯片设计相关联的所述网表内的所述一或多个晶体管特性执行所述一或多个故障测试模型；/n至少部分地基于所述一或多个故障测试模型的所述结果使检测到的一或多个故障与所述网表内的一或多个晶体管特性相关以识别所述半导体芯片设计内的一或多个有故障的晶体管；以及/n由处理器提供识别所述半导体芯片设计内的所述一或多个有故障的晶体管的用户界面。/n

【技术特征摘要】
20200131 US 62/968,810;20210126 US 17/159,0171.一种方法，其包括：
在与半导体芯片设计相关联的网表内识别一或多个晶体管特性；
接收针对所述半导体芯片设计的单元的一或多个故障测试模型的结果，所述结果是至少部分地基于提供到由所述一或多个故障测试模型指定的所述半导体芯片设计的所述单元的输入引脚的输入在所述半导体芯片设计的所述单元的一或多个输出引脚处生成的，且其中至少部分地基于与所述半导体芯片设计相关联的所述网表内的所述一或多个晶体管特性执行所述一或多个故障测试模型；
至少部分地基于所述一或多个故障测试模型的所述结果使检测到的一或多个故障与所述网表内的一或多个晶体管特性相关以识别所述半导体芯片设计内的一或多个有故障的晶体管；以及
由处理器提供识别所述半导体芯片设计内的所述一或多个有故障的晶体管的用户界面。


2.根据权利要求1所述的方法，其中识别一或多个晶体管特性包括：
接收所关注的晶体管特性的用户输入；
在与所述半导体芯片设计相关联的所述网表内识别所关注的所述晶体管特性；以及
从与所述半导体芯片设计相关联的所述网表提取所关注的所述晶体管特性。


3.根据权利要求1所述的方法，其中提供用户界面包括：在图形显示内提供识别所述半导体芯片设计的所述单元内的一或多个故障的位置的数据，所述图形显示将所述一或多个故障的所述位置覆叠到单元布局上。


4.根据权利要求1所述的方法，其进一步包括：
生成至少一个用户界面，所述至少一个用户界面唯一地识别至少一个晶体管和所述网表内识别的所述至少一个晶体管的一或多个晶体管特性，其中唯一地识别所述至少一个晶体管的所述用户界面包括从所述网表提取的唯一地识别所述至少一个晶体管的数据和从所述网表提取的识别所述一或多个晶体管特性的数据。


5.根据权利要求1所述的方法，其中使检测到的一或多个故障与所述网表内的一或多个晶体管特性相关包括在识别所述半导体芯片设计的所述单元的预期输出的数据结构内查找所述半导体芯片设计的所述单元的所述一或多个输出引脚处生成的结果。


6.根据权利要求1所述的方法，其中在与半导体芯片设计相关联的网表内识别一或多个晶体管特性包括：
在所述半导体芯片设计内识别库单元；以及
从存储器存储区域检索所述库单元的一或多个晶体管特性。


7.根据权利要求1所述的方法，其进一步包括：
将所述一或多个有故障的晶体管的一或多个晶体管特性与从与所述半导体芯片设计相关联的所述网表提取的其它晶体管的一或多个晶体管特性进行比较；
确定所述一或多个有故障的晶体管的所述晶体管特性中的一或多个是否与所述其它晶体管中的至少一个的所述晶体管特性中的一或多个匹配；
在确定所述一或多个有故障的晶体管的所述晶体管特性中的至少一个与所述其它晶体管中的所述至少一个的所述晶体管特性中的至少一个匹配后，确定针对所述一或多个有故障的晶体管检测到的一或多个故障是否与所述其它晶体管中的所述至少一个共享；以及
在确定所述一或多个故障中的至少一个与所述其它晶体管中的至少一个共享后，在所述用户界面内将所述其它晶体管中的所述至少一个识别为有故障的晶体管。


8.一种系统，其包括：
存储器，其存储指令；以及
处理器，其与所述存储器耦合且执行指令，所述指令在执行时致使所述处理器：
在与半导体芯片设计相关联的网表内识别一或多个晶体管特性；
针对所述半导体芯片设计执行先进单元感知故障模型以将一或多个故障测试模型内指定的输入提供到所述半导体芯片设计的单元的输入引脚，其中至少部分地基于与所述半导体芯片设计相关联的所述网表内的所述一或多个晶体管特性识别所述一或多个故障测试模型，且其中将所述输入提供到所述单元的输入引脚致使所述单元在所述单元的一或多个输出引脚处生成结果；
至少部分地基于所述一或多个故障测试模型的所述结果使检测到的一或多个故障与所述网表内的一或多个晶体管特性相关以识别所述半导体芯片设计内的一或多个有故障的晶体管；以及
提供识别所述半导体芯片设计内的所述一或多个有故障的晶体管的用户界面。

【专利技术属性】
技术研发人员：R·郭，B·阿彻，
申请(专利权)人：新思科技有限公司，
类型：发明
国别省市：美国;US