一种面向SOC芯片的多时钟域并发测试系统及其测试方法技术方案

本发明专利技术涉及一种面向SOC芯片的多时钟域并发测试系统及其测试方法，属于芯片检测技术领域。本发明专利技术板卡系统包括板卡和设置在板卡上的时钟域控制器、插槽总线控制器和测试子系统，时钟域控制器连接测试子系统和插槽总线控制器，插槽总线控制器连接背板总线；测试子系统包括测试处理器和信号处理单元，测试处理器包括测试图形存储器、存储控制器、时序发生器、图形发生器和指令发生器。本发明专利技术通过多时钟域并发的测试方法，在提高了单颗SOC芯片测试效率的同时，单颗芯片的测试成本也得到降低，从而提高了利润；对芯片工作在多模块并发工作状态下的失效有更高的检测覆盖率，提高芯片封装后的良率。

【技术实现步骤摘要】
一种面向SOC芯片的多时钟域并发测试系统及其测试方法
本专利技术涉及一种面向SOC芯片的多时钟域并发测试系统及其测试方法，属于芯片检测

技术介绍
对于SOC类芯片的测试，由于通常各个功能模块是可以并发工作的，例如MCU微处理器在处理数据的同时，USB可以同时收发数据，内存可以同时进行数据的存取等。理论上，如果每一个内部的模块同时进行测试，测试工作在相同或者不同的时钟域中，这样不但可以高速并发的完成测试，同时还可以测试出全速状态下最接近实际使用环境的工作状态。因为SOC混合信号芯片的特点，数字、模拟信号有大量的同步测试需求。而由于传统的信号处理单元都设计为在同一个计算机控制之下工作，而计算机总线一次只能读写某一信号处理单元，导致一个图形测试期间只能启动一次测试。如此，一方面测试效率低下，另一方面无法进行多模块的并发工作状态下的测试工作。
技术实现思路
本专利技术要解决的技术问题是缺少针对SOC芯片并发工作状态下的有效的检测方法。针对现有技术不足，提出一种面向SOC芯片的多时钟域并发测试系统及其测试方法，可以实现SOC芯片测试中对于多功能模块的并发工作状态模拟中的并发测试要求。为了实现上述目的，本方面采用的技术方案为：一种面向SOC芯片的多时钟域并发测试系统，所述系统包括系统背板、背板总线、总线控制器和板卡系统，所述系统背板上设有背板插槽，所述板卡系统通过所述背板插槽安装在所述系统背板上，所述背板总线通过总线槽设置在所述系统背板上，所述背板总线实现所述板卡之间的连接，所述系统背板通过所述总线控制器连接计算机，所述板卡系统包括板卡和设置在所述板卡上的时钟域控制器、插槽总线控制器和测试子系统，所述时钟域控制器连接所述测试子系统和插槽总线控制器，所述插槽总线控制器连接所述背板总线；所述插槽总线控制器实现所述背板插槽上的板卡系统之间的数据交换和同步；所述时钟域控制器负责所述测试子系统的时域控制，实现所述测试子系统的时域的分配和管理；所述测试子系统包括测试处理器和信号处理单元，所述测试处理器包括测试图形存储器、存储控制器、时序发生器、图形发生器和指令发生器；所述测试图形存储器、时序发生器、图形发生器和指令发生器分别与所述存储控制器相连，所述时序发生器、图形发生器和指令发生器依次相连接，所述时序发生器和指令发生器连接所述信号处理单元，所述信号处理单元包括数字单元、模拟单元和混合单元；所述存储控制器和信号处理单元通过所述背板总线连接至所述总线控制器；所述计算机实现生成Pattern文件的功能；所述测试图形存储器实现存储所述Pattern文件的代码的功能；所述存储控制器负责控制所述计算机对所述测试图形存储器的数据下载及读取；所述存储控制器受到所述测试图形发生器的控制，提供对所述Pattern文件的实时获取功能；所述时序发生器基于所述Pattern文件指定的时序要求，实现产生每个周期所需的精确时序信号，并提供给所述测试处理器的其他模块的功能；所述图形发生器基于所述Pattern文件的指令要求，实现产生控制时序的功能，并实现控制所述存储控制器对所述测试图形存储器的地址访问的功能，所述控制时序的功能包括跳转或者循环；所述指令发生器基于所述Pattern文件的指令要求，实现产生用于同步控制所述信号处理单元的指令信号的功能；所述指令发生器在所述图形发生器的控制下，将所述指令信号发送给相应的所述信号处理单元；所述信号处理单元根据收到的所述指令发生器发送的所述指令信号，并执行所述指令信号相应的操作。上述技术方案的进一步改进是：所述总线控制器包括ATE总线控制器和PCIE总线控制器，所述ATE总线控制器实现所述板卡系统与计算机之间的数据交换，以及实现各个所述测试子系统之间的同步；所述PCIE总线控制器协助所述ATE总线控制器实现所述板卡系统与计算机之间的数据交换。上述技术方案的进一步改进是：所述背板总线包括数据总线和同步总线，所述背板总线实现所述计算机与所述板卡系统的连接，实现所述板卡系统接受所述计算机的控制，并实现各个所述板卡系统之间的同步。上述技术方案的进一步改进是：所述计算机实现生成Pattern文件的功能。上述技术方案的进一步改进是：所述信号处理单元包括数字信号处理单元、模拟信号处理单元和混合信号处理单元，不同的信号处理单元处理不同类型的信号；所述信号处理单元执行的操作包括输出激励和测试采样。上述技术方案的进一步改进是：所述存储控制器包括DDR存储控制器、读写控制器和数据缓冲器。一种应用于所述的面向SOC芯片的多时钟域并发测试系统的面向SOC芯片的多时钟域并发测试方法，包括以下步骤：S1：测试开始前，确定待使用的所述测试子系统对应的被测器件的测试需求，所述计算机根据测试需求生成各自的Pattern文件；S2：所述计算机通过总线控制器将各个待使用的所述测试子系统对应的Pattern文件传输至测试图形存储器中；S3：所述计算机根据测试需求调整各个待使用的所述测试子系统的配置，使各个待使用的所述测试子系统调整至测试需求所需的状态；S4：所述计算机控制各个待使用的所述测试子系统的时钟域控制器，使所述时钟域控制器控制时序发生器产生时序信号，将所述时序信号作为待使用的所述测试子系统对应的时钟域；S5：测试开始时，分选设备将被测器件连接至信号处理单元，所述计算机收到启动测试信号后，同步启动各个待使用的所述测试子系统进行测试；S6：各个测试子系统执行对应的Pattern文件，并控制相应的信号处理单元，完成所述被测器件的激励输出和返回信号的采集分析；S7：所述计算机获取各个所述测试子系统的测试结果，并综合分析所述被测器件是否测试通过；S8：若通过则通知分选设备将所述被测器件处理为合格品；若不通过通知分选设备将所述被测器件处理为不良品。上述技术方案的进一步改进是：不同种类的被测器件连接不同种类的信号处理单元，所述信号处理单元包括数字信号处理单元、模拟信号处理单元和混合信号处理单元。上述技术方案的进一步改进是：所述计算机根据测试需求控制各个待使用的所述测试子系统的时钟域控制器，使各个所述测试子系统的时序发生器产生相同的时钟域。上述技术方案的进一步改进是：所述计算机根据测试需求控制各个待使用的所述测试子系统的时钟域控制器，使各个所述测试子系统的时序发生器产生不同的时钟域。本专利技术带来的有益效果是：本专利技术可以充分满足目前SOC芯片测试中对于多功能模块的并发测试要求，解决了传统方法中的低效问题；通过多时钟域的并发模块测试方法，在提高了单颗SOC芯片测试效率，测试成本也得到降低；通过多时钟域的并发模块测试方法，也可以对芯片在多模块并发工作状态下的失效有更高的检测覆盖率，提高了芯片利润。附图说明下面结合附图对本专利技术作进一步的说明。图1是本专利技术实施例的测试子系统的结构示意图。图2是本专利技术实施例的测试系统的结构示意图。图3是本专利技术实施例的检测的状态图。具体实施方式本文档来自技高网...

【技术保护点】
1.一种面向SOC芯片的多时钟域并发测试系统，所述系统包括系统背板、背板总线、总线控制器和板卡系统，所述系统背板上设有背板插槽，所述板卡系统通过所述背板插槽安装在所述系统背板上，所述背板总线通过总线槽设置在所述系统背板上，所述背板总线实现所述板卡之间的连接，所述系统背板通过所述总线控制器连接计算机，其特征在于：所述板卡系统包括板卡和设置在所述板卡上的时钟域控制器、插槽总线控制器和测试子系统，所述时钟域控制器连接所述测试子系统和插槽总线控制器，所述插槽总线控制器连接所述背板总线；所述插槽总线控制器实现所述背板插槽上的板卡系统之间的数据交换和同步；所述时钟域控制器负责所述测试子系统的时域控制，实现所述测试子系统的时域的分配和管理；所述测试子系统包括测试处理器和信号处理单元，所述测试处理器包括测试图形存储器、存储控制器、时序发生器、图形发生器和指令发生器；所述测试图形存储器、时序发生器、图形发生器和指令发生器分别与所述存储控制器相连，所述时序发生器、图形发生器和指令发生器依次相连接，所述时序发生器和指令发生器连接所述信号处理单元，所述信号处理单元包括数字单元、模拟单元和混合单元；所述存储控制器和信号处理单元通过所述背板总线连接至所述总线控制器；所述计算机实现生成Pattern文件的功能；所述测试图形存储器实现存储所述Pattern文件的代码的功能；所述存储控制器负责控制所述计算机对所述测试图形存储器的数据下载及读取；所述存储控制器受到所述测试图形发生器的控制，提供对所述Pattern文件的实时获取功能；所述时序发生器基于所述Pattern文件指定的时序要求，实现产生每个周期所需的精确时序信号，并提供给所述测试处理器的其他模块的功能；所述图形发生器基于所述Pattern文件的指令要求，实现产生控制时序的功能，并实现控制所述存储控制器对所述测试图形存储器的地址访问的功能，所述控制时序的功能包括跳转或者循环；所述指令发生器基于所述Pattern文件的指令要求，实现产生用于同步控制所述信号处理单元的指令信号的功能；所述指令发生器在所述图形发生器的控制下，将所述指令信号发送给相应的所述信号处理单元；所述信号处理单元根据收到的所述指令发生器发送的所述指令信号，并执行所述指令信号相应的操作。/n...

【技术特征摘要】
1.一种面向SOC芯片的多时钟域并发测试系统，所述系统包括系统背板、背板总线、总线控制器和板卡系统，所述系统背板上设有背板插槽，所述板卡系统通过所述背板插槽安装在所述系统背板上，所述背板总线通过总线槽设置在所述系统背板上，所述背板总线实现所述板卡之间的连接，所述系统背板通过所述总线控制器连接计算机，其特征在于：所述板卡系统包括板卡和设置在所述板卡上的时钟域控制器、插槽总线控制器和测试子系统，所述时钟域控制器连接所述测试子系统和插槽总线控制器，所述插槽总线控制器连接所述背板总线；所述插槽总线控制器实现所述背板插槽上的板卡系统之间的数据交换和同步；所述时钟域控制器负责所述测试子系统的时域控制，实现所述测试子系统的时域的分配和管理；所述测试子系统包括测试处理器和信号处理单元，所述测试处理器包括测试图形存储器、存储控制器、时序发生器、图形发生器和指令发生器；所述测试图形存储器、时序发生器、图形发生器和指令发生器分别与所述存储控制器相连，所述时序发生器、图形发生器和指令发生器依次相连接，所述时序发生器和指令发生器连接所述信号处理单元，所述信号处理单元包括数字单元、模拟单元和混合单元；所述存储控制器和信号处理单元通过所述背板总线连接至所述总线控制器；所述计算机实现生成Pattern文件的功能；所述测试图形存储器实现存储所述Pattern文件的代码的功能；所述存储控制器负责控制所述计算机对所述测试图形存储器的数据下载及读取；所述存储控制器受到所述测试图形发生器的控制，提供对所述Pattern文件的实时获取功能；所述时序发生器基于所述Pattern文件指定的时序要求，实现产生每个周期所需的精确时序信号，并提供给所述测试处理器的其他模块的功能；所述图形发生器基于所述Pattern文件的指令要求，实现产生控制时序的功能，并实现控制所述存储控制器对所述测试图形存储器的地址访问的功能，所述控制时序的功能包括跳转或者循环；所述指令发生器基于所述Pattern文件的指令要求，实现产生用于同步控制所述信号处理单元的指令信号的功能；所述指令发生器在所述图形发生器的控制下，将所述指令信号发送给相应的所述信号处理单元；所述信号处理单元根据收到的所述指令发生器发送的所述指令信号，并执行所述指令信号相应的操作。


2.根据权利要求1所述的面向SOC芯片的多时钟域并发测试系统，其特征在于：所述总线控制器包括ATE总线控制器和PCIE总线控制器，所述ATE总线控制器实现所述板卡系统与计算机之间的数据交换，以及实现各个所述测试子系统之间的同步；所述PCIE总线控制器协助所述ATE总线控制器实现所述板卡系统与计算机之间的数据交换。


3.根据权利要求1所述的面向SOC芯片的多时钟域并发测试系统，其特征在于：所述背板总线包括数据总线和同步总线，所述背板总线实现所述计算机与所述板卡系统的连接，实现所述板卡系统...

【专利技术属性】
技术研发人员：毛国梁，包智杰，
申请(专利权)人：南京宏泰半导体科技有限公司，
类型：发明
国别省市：江苏;32