一种基于PCIe5.0协议的高密连接器PCB结构制造技术

本发明专利技术公开的一种基于PCIe 5.0协议的高密连接器PCB结构，包括PCB板，所述PCB板上设置若干第一差分PTH过孔对和若干第二差分PTH过孔对；所述PCB板的所有层面都铺上接地的屏蔽层，所述屏蔽层与所述第一差分PTH过孔对和所述第二差分PTH过孔对之间绝缘；所述第一差分PTH过孔对和第二差分PTH过孔对周围的PCB板上分布若干接地的VIA过孔；所述第一差分PTH过孔对和所述第二差分PTH过孔对连接高速走线，所述高速走线之间采用紧耦合的形式。本发明专利技术公开的基于PCIe 5.0协议的高密连接器PCB结构通过所述屏蔽层对所述第一差分PTH过孔对和第二差分PTH过孔对进行屏蔽，通过所述VIA过孔对所述第一差分PTH过孔对和第二差分PTH过孔对进一步的屏蔽，所述VIA过孔还能起到回流过孔作用，降低串扰耦合。降低串扰耦合。降低串扰耦合。

【技术实现步骤摘要】
一种基于PCIe 5.0协议的高密连接器PCB结构


[0001]本专利技术涉及PCB设计领域，尤其涉及一种基于PCIe 5.0协议的高密连接器PCB结构。

技术介绍

[0002]伴随着通信技术的发展，信号传输速度越来越快，PCIE协议也逐步迈入PCIE 5.0的时代。按照最新的协议标准PCIE 5.0的传输速度由之前的16GT/s上升至32GT/s。
[0003]现有的高密连接器包括成对的发信PTH过孔和成对的收信PTH过孔，成对的发信PTH过孔与成对的收信PTH过孔之间设置GND属性的PTH过孔(参阅图1，被方框框选的为发信PTH过孔，被椭圆框选的为收信PTH过孔)。由于传输速度的提升，高密连接器会出现信号之间的相互串扰问题，不仅在相邻的发信信号之间、相邻的收信信号之间、相邻的发信信号与收信信号之间存在串扰，而且所述发信PTH过孔与收信PTH过孔之间的GND属性的PTH过孔还会成为发信PTH过孔与收信PTH过孔之间共同的回流过孔，导致发信信号与收信信号之间产生很大的噪声耦合。

技术实现思路

[0004]为解决上述的问题本申请提供一种基于PCIe 5.0协议的高密连接器PCB结构，包括PCB板，其中，
[0005]所述PCB板上设置若干第一差分PTH过孔对和若干第二差分PTH过孔对；
[0006]所述PCB板的所有层面都铺上接地的屏蔽层，所述屏蔽层与所述第一差分PTH过孔对之间、所述屏蔽层与所述第二差分PTH过孔对之间绝缘；
[0007]所述第一差分PTH过孔对和第二差分PTH过孔对周围分布若干接地的VIA过孔；
[0008]所述第一差分PTH过孔对和所述第二差分PTH过孔对连接高速走线，所述高速走线之间采用紧耦合的形式。
[0009]更进一步地，所述屏蔽层内沿距离所述第一差分PTH过孔对和第二差分PTH过孔对之间的距离至少为14mil。
[0010]更进一步地，所述第一差分PTH过孔对和所述第二差分PTH过孔对分别包括两个独立的且保持固定距离的PTH过孔，所述PTH过孔的焊盘尺寸25mil，内径尺寸14mil。
[0011]更进一步地，所述第一差分PTH过孔对和所述第二差分PTH过孔对周围分别设置五个所述VIA过孔，其中，三个所述VIA过孔分布于所述第一差分PTH过孔对和第二差分PTH过孔对的非出线侧，两个所述VIA过孔分布于所述第一差分PTH过孔对和第二差分PTH过孔对的出线侧。
[0012]更进一步地，出线侧的所述VIA过孔或者非出线侧的所述VIA过孔沿两个所述PTH过孔中心连线方向排列。
[0013]更进一步地，所述第一差分PTH过孔对连接的两条所述高速走线或所述第二差分PTH过孔对连接的两条所述高速走线长度差最多5mil。
[0014]更进一步地，所述第一差分PTH过孔对连接的两条所述高速走线或所述第二差分PTH过孔对连接的两条所述高速走线上设置靠近不匹配端的蛇形弯折以实现长度差最多5mil，所述蛇形弯折的距离另一条所述高速走线的距离小于两条所述高速走线之间正常距离的两倍，所述蛇形弯折的长弯折部分长度大于所述高速走线宽度的三倍。
[0015]更进一步地，所述VIA过孔的过孔焊盘尺寸为16mil，所述VIA过孔的内径为6mil。
[0016]本申请提出的一种基于PCIe 5.0协议的高密连接器PCB结构具体有以下有益效果：
[0017]本专利技术提供的基于PCIe 5.0协议的高密连接器PCB结构通过所述屏蔽层能够有效的将所述第一差分PTH过孔对和第二差分PTH过孔对隔离，减少串扰和电磁干扰。另外所述第一差分PTH过孔对和所述第二差分PTH过孔对外周设置所述VIA过孔，一方面能进一步地屏蔽串扰；一方面能够起到回流过孔的作用，避免第一差分PTH过孔对和第二差分PTH过孔对之间的信号耦合；另一方面能够优化所述第一差分PTH过孔对和第二差分PTH过孔对处的阻抗，避免stub。
附图说明
[0018]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
[0019]图1是现有基于PCIe 4.0协议的高密连接器PCB结构的示意图；
[0020]图2是本专利技术实施例中基于PCIe 5.0协议的高密连接器PCB结构的屏蔽层的示意图；
[0021]图3是本专利技术实施例中基于PCIe 5.0协议的高密连接器PCB结构的VIA过孔的示意图；
[0022]图4是本专利技术实施例中基于PCIe 5.0协议的高密连接器PCB结构的示意图。
[0023]图中标号及含义如下：
[0024]1、PCB板，2、第一差分PTH过孔对，3、第二差分PTH过孔对，4、屏蔽层，5、VIA过孔，6、高速走线。
[0025]本专利技术目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
[0026]应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。
[0027]下面结合附图对本专利技术进行说明，其中，图1是现有基于PCIe 4.0协议的高密连接器PCB结构的示意图；图2是本专利技术实施例中基于PCIe 5.0协议的高密连接器PCB结构的屏蔽层的示意图；图3是本专利技术实施例中基于PCIe 5.0协议的高密连接器PCB结构的VIA过孔的示意图；图4是本专利技术实施例中基于PCIe 5.0协议的高密连接器PCB结构的示意图。
[0028]参阅图2所示，本专利技术提供一种基于PCIe 5.0协议的高密连接器PCB结构，包括PCB板1，其中，
[0029]所述PCB板1上设置若干第一差分PTH过孔对2和若干第二差分PTH过孔对3；具体实
施过程中，所述第一差分PTH过孔对2和所述第二差分PTH过孔对3分别包括两个独立的且保持固定距离的PTH过孔，所述PTH过孔的焊盘尺寸25mil，内径尺寸14mil。
[0030]所述PCB板1的所有层面都铺上接地的屏蔽层4，具体实施过程中，所述屏蔽层为铜皮；所述屏蔽层4与所述第一差分PTH过孔对2之间、所述屏蔽层4与所述第二差分PTH过孔对3之间绝缘，具体的所述屏蔽层4设置若干“8”字形穿孔，所述“8”字形穿孔对应所述第一差分PTH过孔对2和第二差分PTH过孔对3设置，所述“8”字形穿孔内沿距离所述第一差分PTH过孔对2和第二差分PTH过孔对3的距离至少为14mil；所述屏蔽层4能够有效的将所述第一差分PTH过孔对2和第二差分PTH过孔对3隔离，减少串扰和电磁干扰。
[0031]参阅图3所示，所述第一差分PTH过孔对2和第二差分PTH过孔对3周围的所述PCB板上分布若干接地的VIA过孔5；具体实施过程中，所述第一差分PTH过孔对2和所述第二差分PTH过孔对3周围分别设置五个所述VI本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于PCIe 5.0协议的高密连接器PCB结构，其特征在于，包括PCB板(1)，其中，所述PCB板(1)上设置若干第一差分PTH过孔对(2)和若干第二差分PTH过孔对(3)；所述PCB板(1)的所有层面都铺上接地的屏蔽层(4)，所述屏蔽层(4)与所述第一差分PTH过孔对(2)之间、所述屏蔽层(4)与所述第二差分PTH过孔对(3)之间绝缘；所述第一差分PTH过孔对(2)和第二差分PTH过孔对(3)周围分布若干接地的VIA过孔(5)；所述第一差分PTH过孔对(2)和所述第二差分PTH过孔对(3)分别连接高速走线(6)，所述高速走线(6)之间采用紧耦合的形式。2.根据权利要求1所述的基于PCIe 5.0协议的高密连接器PCB结构，其特征在于，所述屏蔽层(4)的内沿距离所述第一差分PTH过孔对(2)和第二差分PTH过孔对(3)之间的距离至少为14mil。3.根据权利要求1所述的基于PCIe 5.0协议的高密连接器PCB结构，其特征在于，所述第一差分PTH过孔对(2)和所述第二差分PTH过孔对(3)分别包括两个独立的且保持固定距离的PTH过孔，所述PTH过孔的焊盘尺寸25mil，内径尺寸14mil。4.根据权利要求3所述的基于PCIe 5.0协议的高密连接器PCB结构，其特征在于，所述第一差分PTH过孔对(2)和所述第二差分PTH过孔对(3)周围分别设置五个所述VIA过孔(5)，其中，三个所述VIA过孔(5)分布于所述第一差分PTH过孔对(2)和第二差...

【专利技术属性】
技术研发人员：初相明，
申请(专利权)人：山东英信计算机技术有限公司，
类型：发明
国别省市：