时钟路径信息生成方法、生成装置、电子设备及介质制造方法及图纸

本公开提供了时钟路径信息生成方法、生成装置、电子设备及介质。通过预先设置的时钟路径信息生成工具，以解决针对不同大规模SoC芯片的时钟网络电路的快速开发问题。具体地，向时钟路径信息生成工具(实现载体为脚本语言，例如Perl语言)导入时钟网络信息，利用时钟路径信息生成工具自动化生成时钟路径代码信息(例如Verilog硬件描述语言)和时钟路径框图信息，从而快速实现高效无差错的SoC芯片时钟网络，可以极大缩减SoC芯片开发时间，提高设计效率。率。率。

【技术实现步骤摘要】
时钟路径信息生成方法、生成装置、电子设备及介质


[0001]本公开涉及计算机
，具体涉及时钟路径信息生成方法、装置、电子设备及介质。

技术介绍

[0002]SoC(System on Chip，系统级芯片)是目前集成电路发展的主要方向之一，并且随着集成电路的工艺节点技术的发展，单个SoC芯片的电路集成度大大增加，芯片处理性能也日益提高。其中SoC芯片的工作频率是芯片处理性能的关键因素，而工作频率由芯片内部的工作时钟决定。在大规模SoC集成电路中，几乎所有的时序元件的数据传输是由时钟同步控制的，时钟频率决定了数据处理和传输的速度，时钟频率是电路性能的最主要的标志。
[0003]目前，SoC芯片进行时钟设计时，是按照功能模块进行划分的，即根据每个模块功能需求设计需要的时钟接口。同时时钟电路为了保证其设计的正确性，一般经过统计收集模块时钟需求、设计时钟框图、时钟电路代码编写三个阶段。而且时钟电路的代码形式一般采用特殊时钟单元连接搭建的方式实现，而非采用行为级语法风格进行设计，这就导致时钟电路的设计十分繁琐且差错率高。现有的针对SoC芯片的时钟网络电路，主要还是通过工程师人工进行硬件描述代码编写，并且不同SoC芯片的时钟网络设计之间无法复用。这种设计方法设计周期时间长，而且由于采用人工设计，难免出现代码语法与逻辑功能的问题，导致进一步延长整个SoC芯片设计开发周期。

技术实现思路

[0004]本公开提出了时钟路径信息生成方法、生成装置、电子设备及介质。
[0005]第一方面，本公开提供了一种时钟路径信息生成方法，该方法包括：获取时钟需求信息，其中，时钟需求信息包括至少一个时钟单元以及对应的需求信息；将时钟需求信息输入至预先设置的时钟路径信息生成工具，生成与时钟需求信息对应的时钟路径信息，其中，时钟路径信息生成工具用于按照目标级联顺序将至少一个时钟单元互联。
[0006]在一些可选的实施方式中，时钟路径信息包括时钟路径代码信息和/或时钟路径框图信息。
[0007]在一些可选的实施方式中，时钟需求信息为时钟需求信息表，时钟需求信息表的字段用于存储至少一个时钟单元的名称信息、时钟源以及子模块时钟命名信息，时钟需求信息表的记录用于存储每个子模块的时钟路径需求信息。
[0008]在一些可选的实施方式中，至少一个时钟单元包括数字锁相环电路、时钟缓冲器、第一时钟选择器、时钟分频器、第二时钟选择器以及时钟门控器。
[0009]在一些可选的实施方式中，需求信息包括与时钟单元对应的时钟参数值；以及时钟单元为时钟分频器，时钟参数值为分频数。
[0010]在一些可选的实施方式中，时钟路径信息生成工具是按照如下步骤生成时钟路径信息：根据时钟源所对应的需求信息，将时钟路径起点与数字锁相环电路或时钟缓冲器相
连；根据第一时钟选择器所对应的需求信息，判断是否添加第一时钟选择器；根据时钟分频器所对应的需求信息，判断是否添加时钟分频器以及对应的分频数；根据第二时钟选择器所对应的需求信息，判断是否添加第二时钟选择器；根据时钟门控器所对应的需求信息，判断是否添加时钟门控器；根据各时钟单元所对应的需求信息，生成时钟路径代码信息；根据各时钟单元所对应的时钟单元框图，生成时钟路径框图信息。
[0011]第二方面，本公开提供了一种时钟路径信息生成装置，该装置包括：获取单元，被配置成获取时钟需求信息，其中，时钟需求信息包括至少一个时钟单元以及对应的需求信息；生成单元，被配置成将时钟需求信息输入至预先设置的时钟路径信息生成工具，生成与时钟需求信息对应的时钟路径信息，其中，时钟路径信息生成工具用于按照目标级联顺序将至少一个时钟单元互联。
[0012]在一些可选的实施方式中，生成单元包括：第一根据单元，被配置成根据时钟源所对应的需求信息，将时钟路径起点与数字锁相环电路或时钟缓冲器相连；第二根据单元，被配置成根据第一时钟选择器所对应的需求信息，判断是否添加第一时钟选择器；第三根据单元，被配置成根据时钟分频器所对应的需求信息，判断是否添加时钟分频器以及对应的分频数；第四根据单元，被配置成根据第二时钟选择器所对应的需求信息，判断是否添加第二时钟选择器；第五根据单元，被配置成根据时钟门控器所对应的需求信息，判断是否添加时钟门控器；第六根据单元，被配置成根据各时钟单元所对应的需求信息，生成时钟路径代码信息；第七根据单元，被配置成根据各时钟单元所对应的时钟单元框图，生成时钟路径框图信息。
[0013]第三方面，本公开提供了一种电子设备，包括：一个或多个处理器；存储装置，其上存储有一个或多个程序，当上述一个或多个程序被上述一个或多个处理器执行时，使得上述一个或多个处理器实现如第一方面中任一实现方式描述的方法。
[0014]第四方面，本公开提供了一种计算机可读存储介质，其上存储有计算机程序，其中，该计算机程序被一个或多个处理器执行时实现如第一方面中任一实现方式描述的方法。
[0015]本公开提供的时钟路径信息生成方法、生成装置、电子设备及介质。通过预先设置的时钟路径信息生成工具，以解决针对不同大规模SoC芯片的时钟网络电路的快速开发问题。本公开中的时钟路径信息生成工具的实现载体为脚本语言(例如Perl语言)，实现方式为向时钟路径信息生成工具导入时钟网络信息，利用时钟路径信息生成工具自动化生成时钟路径代码信息(例如Verilog硬件描述语言)和时钟路径框图信息，从而快速实现高效无差错的SoC芯片时钟网络，可以极大缩减SoC芯片开发时间，提高设计效率。
附图说明
[0016]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本公开的其它特征、目的和优点将会变得更明显：
[0017]图1是本公开的一个实施例可以应用于其中的示例性系统架构图；
[0018]图2是根据本公开的时钟路径信息生成方法的一个实施例的流程图；
[0019]图3是根据本公开的时钟需求信息表的示意图；
[0020]图4是根据本公开的时钟路径代码信息的示意图；
[0021]图5是根据本公开的时钟单元框图库的示意图；
[0022]图6是根据本公开的时钟路径框图信息的示意图；
[0023]图7是根据本公开的时钟路径信息生成工具的工作流程图；
[0024]图8是根据本公开的时钟路径信息生成装置的一个实施例的结构示意图；
[0025]图9是适于用来实现本公开的电子设备的计算机系统的结构示意图。
具体实施方式
[0026]下面结合附图和实施例对本公开作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关专利技术，而非对该专利技术的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关专利技术相关的部分。
[0027]需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本公开。
[0028]图1示出了可以应用本公开的时钟路径信息生成方法或时钟路径信息生成装置本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时钟路径信息生成方法，包括：获取时钟需求信息，其中，所述时钟需求信息包括至少一个时钟单元以及对应的需求信息；将所述时钟需求信息输入至预先设置的时钟路径信息生成工具，生成与所述时钟需求信息对应的时钟路径信息，其中，所述时钟路径信息生成工具用于按照目标级联顺序将所述至少一个时钟单元互联。2.根据权利要求1所述的方法，其中，所述时钟路径信息包括时钟路径代码信息和/或时钟路径框图信息。3.根据权利要求2所述的方法，其中，所述时钟需求信息为时钟需求信息表，所述时钟需求信息表的字段用于存储所述至少一个时钟单元的名称信息、时钟源以及子模块时钟命名信息，所述时钟需求信息表的记录用于存储每个子模块的时钟路径需求信息。4.根据权利要求3所述的方法，其中，所述至少一个时钟单元包括数字锁相环电路、时钟缓冲器、第一时钟选择器、时钟分频器、第二时钟选择器以及时钟门控器。5.根据权利要求4所述的方法，其中，所述需求信息包括与所述时钟单元对应的时钟参数值；以及所述时钟单元为所述时钟分频器，所述时钟参数值为分频数。6.根据权利要求5所述的方法，其中，所述时钟路径信息生成工具是按照如下步骤生成所述时钟路径信息：根据所述时钟源所对应的需求信息，将时钟路径起点与所述数字锁相环电路或所述时钟缓冲器相连；根据所述第一时钟选择器所对应的需求信息，判断是否添加所述第一时钟选择器；根据所述时钟分频器所对应的需求信息，判断是否添加所述时钟分频器以及对应的分频数；根据所述第二时钟选择器所对应的需求信息，判断是否添加所述第二时钟选择器；根据所述时钟门控器所对应的需求信息，判断是否添加所述时钟门控器；根据各时钟单元所对应的需求信息，生成所述时钟路径代码信息；根据各时钟单元所对应的时...

【专利技术属性】
技术研发人员：朱珂，夏云飞，徐庆阳，王盼，李振，许立明，钟丹，汪欣，谭力波，王晓雪，
申请(专利权)人：井芯微电子技术天津有限公司，
类型：发明
国别省市：