半导体装置的形成方法制造方法及图纸

一种半导体装置的形成方法，包括提供一结构，此结构包括一基底、一栅极结构、一栅极间隔物、一介电栅极帽盖、一源极/漏极部件、一接触蚀刻停止层覆盖栅极间隔物的侧壁以及源极/漏极部件的一顶面、以及一层间介电层。此方法还包括蚀刻一接触孔穿过层间介电层以及穿过位于源极/漏极部件上的接触蚀刻停止层的一部分，其中接触孔是露出覆盖栅极间隔物的侧壁的接触蚀刻停止层，且露出源极/漏极部件的一顶部。此方法包括在源极/漏极部件上形成一硅化物部件，以及在硅化物部件上选择性沉积一抑制件。除了在接触蚀刻停止层和硅化物部件相会的一转角区域以外，此抑制件未沉积于接触蚀刻停止层的表面上。止层的表面上。止层的表面上。

【技术实现步骤摘要】
半导体装置的形成方法


[0001]本专利技术实施例内容涉及一种半导体装置及其形成方法，特别涉及一种半导体装置的源极/漏极接触件及其形成方法。

技术介绍

[0002]半导体集成电路(integrated circuit，IC)产业已经历了快速的成长。集成电路(IC)的材料与设计的技术发展已经创造了集成电路的多个世代，且各个世代具有相较于前一世代更小且更复杂的电路。在集成电路演进的历程中，功能密度(例如单位芯片面积的互连装置数量)已普遍地增加，同时伴随几何尺寸(即可以被一工艺制得的最小部件)的缩小。这种尺寸缩小的工艺通常会通过提高生产效率和降低相关成本来提供益处。然而，这种尺寸缩小工艺也增加了集成电路的加工和制造上的复杂性，并且对于要实现这些设计，需要集成电路的加工和制造上的类似发展。
[0003]例如，部件尺寸持续地缩减至32nm或更小，增加的源极/漏极(S/D)接触电阻将成为整体晶体管电阻的问题。此外，邻近的源极/漏极(S/D)接触件之间的隔离也变得更加重要。因此，非常需要用于降低源极/漏极(S/D)接触电阻以及增加附近的源极/漏极(S/D)接触之间的隔离的制造方法和结构。

技术实现思路

[0004]本专利技术的一些实施例提供一种半导体装置的形成方法。此形成方法包括提供一结构，此结构包括一基底；一栅极结构(gate structure)位于前述基底之上；一栅极间隔物(gate spacer)位于前述栅极结构的一侧壁上；一介电栅极帽盖(dielectric gate cap)位于前述栅极结构的一顶面的上方；一源极/漏极部件(source/drain feature)位于前述基底的上方且邻近前述栅极结构；一接触蚀刻停止层(contact etch stop layer，CESL)覆盖前述栅极间隔物的侧壁以及前述源极/漏极部件的一顶面；以及一层间介电(inter
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level dielectric，ILD)层位于前述介电栅极帽盖、前述栅极间隔物、前述接触蚀刻停止层以及前述源极/漏极部件的上方。此方法还包括蚀刻一接触孔(contact hole)穿过前述层间介电层以及穿过位于前述源极/漏极部件上的前述接触蚀刻停止层的一部分，其中前述接触孔是露出覆盖前述栅极间隔物的所述侧壁的前述接触蚀刻停止层，且露出前述源极/漏极部件的一顶部。此方法还包括在前述源极/漏极部件的顶部上形成一硅化物部件(silicide feature)，以及在前述硅化物部件上选择性的沉积一抑制件(inhibitor)，其中除了在前述接触蚀刻停止层和前述硅化物部件相会的一转角区域(corner area)以外，前述抑制件未沉积于前述接触蚀刻停止层的表面上。
[0005]本专利技术的一些实施例又提供一种半导体装置的形成方法。此形成方法包括提供一结构，包括一基底；一隔离结构(isolation structure)位于前述基底之上；一鳍状物自前述基底延伸；一磊晶的源极/漏极部件(epitaxial source/drain feature)于前述鳍状物上；一接触蚀刻停止层(contact etch stop layer，CESL)覆盖前述隔离结构的一顶面以及
前述源极/漏极部件的表面；以及一层间介电(inter
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level dielectric，ILD)层位于前述接触蚀刻停止层的上方。此方法还包括在前述源极/漏极部件的上方蚀刻一接触孔(contact hole)，其中前述接触孔穿过前述层间介电层、穿过前述接触蚀刻停止层、以及露出前述源极/漏极部件；在前述源极/漏极部件上形成一硅化物部件(silicide feature)，且前述接触孔中露出前述源极/漏极部件；在前述硅化物部件上选择性地沉积一抑制件(inhibitor)，其中前述抑制件未沉积于前述层间介电层的表面与前述接触蚀刻停止层的表面；在前述接触孔的侧壁和顶面上选择性地沉积一介电衬垫层(dielectric liner layer)，其中前述介电衬垫层未沉积于前述抑制件上；以及去除前述抑制件，以在前述接触孔中露出前述硅化物部件。
[0006]本专利技术的一些实施例提供一种半导体装置，包括一基底；一栅极结构(gate structure)位于前述基底之上；栅极间隔物(gate spacers)位于前述栅极结构的侧壁上；一接触蚀刻停止层(contact etch stop layer，CESL)于前述栅极间隔物的侧壁上；一介电栅极帽盖(dielectric gate cap)位于前述栅极结构的上方；一源极/漏极部件(source/drain feature)邻近于前述栅极间隔物；一硅化物部件(silicide feature)位于前述源极/漏极部件之上；一介电衬垫(dielectric liner)位于前述接触蚀刻停止层的侧壁上，其中前述介电衬垫的一底面是与前述硅化物部件以一间隙(gap)相隔开；以及一源极/漏极接触件(S/D contact)位于前述硅化物部件的上方且填入前述间隙。
附图说明
[0007]通过以下的详细描述配合附图，可以更加理解本专利技术实施例的内容。需强调的是，根据产业上的标准惯例，许多部件(feature)并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。
[0008]图1A和图1B是示出了根据本公开的一些实施例的形成一半导体装置的方法流程图。
[0009]图2A示出根据本公开一些实施例的一半导体装置(或结构)的一部分的俯视图；
[0010]图2B示出根据本公开一些实施例的图2A的半导体装置的一部分的透视图；
[0011]图2C示出根据本公开一些实施例的图2A的半导体装置的一部分，其沿着图2A、图2B的A
‑
A线的剖面图；以及
[0012]图2D示出根据本公开一些实施例的图2A的半导体装置的一部分，其沿着图2A、图2B的B
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B线的剖面图。
[0013]图3A、4A、5A、6A、7A、8A、9A、10A和图11A为根据本公开一些实施例的图1A和图1B的方法的各个制造阶段期间，半导体装置沿着图2A及图2B的A
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A线的一部分的剖面图。
[0014]图3B、4B、5B、6B、7B、8B、9B、10B和图11B为根据本公开一些实施例的图1A和图1B的方法的各个制造阶段期间，半导体装置沿着图2A及图2B的B
‑
B线的一部分的剖面图。
[0015]图12和图13为本公开的另一替代性实施例中，根据图1A和图1B的方法的各个制造阶段期间，半导体装置沿着图2A及图2B的A
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A线的一部分的剖面图。
[0016]符号说明
[0017]10：方法
[0018]12,14,16,18,20,22,24,26,28,30：步骤
[0019]100：半导体装置
[0020]102：基底
[0021]103：(半导体)鳍状物
[0022本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置的形成方法，包括：提供一结构，该结构包括：一基底；一栅极结构位于该基底之上；一栅极间隔物位于该栅极结构的一侧壁上；一介电栅极帽盖位于该栅极结构的一顶面的上方；一源极/漏极部件位于该基底的上方且邻近该栅极结构；一接触蚀刻停止层覆盖该栅极间隔物的该侧壁以及该源极/漏极部件的一顶面；以及一层间介电层位于该介电栅极帽盖、该栅极间隔物、该接触蚀刻停止层以及该源极/漏极部件的上方...

【专利技术属性】
技术研发人员：黄麟淯，游力蓁，张家豪，庄正吉，林佑明，王志豪，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：