用于转储错误日志的实时触发制造技术

本申请涉及用于转储错误日志的实时触发。在各种实施例中，可以提供技术来解决在操作系统上发现的故障的调试效率。这些技术可以利用实时触发来通知存储器装置转储错误日志，以及时捕获所有需要的信息。响应于检测到与存储器装置相关联的一或多个错误状况，与存储器装置接合的系统可以向存储器装置生成触发信号。响应于识别触发信号，存储器装置可以将存储器装置的错误日志转储到存储器装置中的存储器部件。可以稍后从存储器部件检索错误日志，以便进行故障分析。进行故障分析。进行故障分析。

【技术实现步骤摘要】
用于转储错误日志的实时触发
[0001]优先权申请
[0002]本申请要求于2019年12月30日提交的序列号为62/955,280的美国临时申请的优先权，其全部内容通过引用并入本文。


[0003]本公开的实施例总体上涉及存储器系统和与存储器系统交互的系统，并且更具体地，涉及与存储器系统相关联的错误日志的管理。

技术介绍

[0004]存储器装置通常被提供作为计算机或其他电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包括易失性和非易失性存储器。易失性存储器需要电力来维护其数据，并且包括随机存取存储器(RAM)、动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)等。当不通电时，非易失性存储器可以保留存储的数据，并且包括快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、可擦除可编程ROM(EPROM)、电阻可变存储器(诸如相变随机存取存储器(PCRAM)、电阻随机存取存储器(RRAM)、磁阻随机存取存储器(MRAM)或3D XPoint
TM
存储器等)。
[0005]快闪存储器用作广泛的电子应用的非易失性存储器。快闪存储器装置通常包括一或多组单晶体管、浮动栅极或电荷捕捉存储器单元，其实现了高存储器密度、高可靠性和低功耗。两种常见类型的快闪存储器阵列架构包括NAND和NOR架构，它们以逻辑形式命名，每种架构的基本存储器单元配置以所述逻辑形式布置。存储器阵列的存储器单元通常被布置成矩阵。在示例中，阵列的行中的每个浮动栅极存储器单元的栅极耦合到存取线(例如，字线)。在NOR架构中，阵列的列中的每个存储器单元的漏极耦合到数据线(例如，位线)。在NAND架构中，阵列的串中的每个存储器单元的漏极在源极线和位线之间以源极到漏极的方式串联耦合在一起。

技术实现思路

[0006]根据本申请的一个方面，提供了一种存储器装置。所述存储器装置包含：接口，所述接口用于在所述存储器装置处接收信号；以及处理器，所述处理器被配置为执行存储在所述存储器装置中的一或多个部件上的指令，当由所述处理器执行时，所述指令使得所述存储器装置执行操作，所述操作包含响应于从所述信号识别用于转储错误日志的触发，将所述错误日志转储到所述存储器装置的存储器部件。
[0007]根据本申请的另一方面，提供了一种用于与存储器装置接合的系统。所述系统包含：处理器，所述处理器被配置为执行存储在所述系统中的一或多个部件上的指令，当由所述处理器执行时，所述指令使得所述系统执行操作，所述操作包含：检测与所述存储器装置相关联的错误状况；以及响应于所述错误状况的所述检测，将信号传输到所述存储器装置以触发所述存储器装置中的错误日志的转储。
[0008]根据本申请的又一方面，提供了一种保存与存储器装置相关联的错误日志的方法。所述方法包含：在所述存储器装置处接收信号；从所述信号识别用于将所述错误日志转储到所述存储器装置的触发；以及响应于从所述信号识别用于转储所述错误日志的所述触发，将所述错误日志转储到所述存储器装置的存储器部件。
附图说明
[0009]不一定按比例绘制的附图通常通过示例而非限制的方式示出了本文件中讨论的各种实施例。
[0010]图1示出了根据各种实施例的包括存储器装置的环境的示例。
[0011]图2和3示出了根据各种实施例的三维NAND架构半导体存储器阵列的示例的示意图。
[0012]图4示出了根据各种实施例的存储器模块的示例框图。
[0013]图5是示出根据各种实施例的、可以在其上实现一或多个实施例的机器的示例的框图。
[0014]图6是根据各种实施例的、包括与存储器装置一起操作的主机的示例系统的框图，其中所述主机可以检测与存储器装置相关联的一或多个错误状况，并且响应于一或多个错误状况的检测，将触发信号传输到存储器装置以触发存储器装置中的错误日志的转储。
[0015]图7是根据各种实施例的、保存存储器装置的错误日志的示例方法的特征的流程图。
[0016]图8是根据各种实施例的、通过与存储器装置接合的系统在存储器装置中保存错误日志的示例方法的特征的流程图。
具体实施方式
[0017]以下详细描述涉及附图，这些附图通过说明的方式示出了可以实现的各种实施例。这些实施例以足够详细的方式描述，以使本领域的普通技术人员能够实践这些和其他实施例。可以利用其他实施例，并且可以对这些实施例进行结构、逻辑、机械和电气改变。各种实施例不一定相互排斥，因为一些实施例可以与一或多个其他实施例组合以形成新的实施例。因此，以下详细描述不被理解为有限制性意义。
[0018]在产品(诸如存储器装置)被提供给在特定使用领域中的消费者之后，可以继续调试产品。在产品现场调试期间，很难在问题发生的时间处捕获所有关键信息。这种困难可能与主机和存储器装置之间的实时同步机制相关联。由于这种同步困难，人们可能不依赖于问题的重复，这可能具有低效率、是耗时的，并且有时甚至是极其难以复制的。
[0019]例如，当主机和存储器装置之间的链路丢失时，主机不可能经由命令立即通知装置错误发生，因为断开协议链路。对于通用快闪存储设备(UFS
TM
)装置，可能有MPHY/UniPro错误。UniPro(统一协议)是相对高速的接口技术，用于互连移动电子装置和具有带有移动相关的特性的部件的电子装置以及受移动影响的电子装置中的集成电路。M
‑
PHY(MPHY)是由MIPI联盟开发的高速数据通信物理层标准，所述联盟是全球的开放成员组织，其为移动电子装置环境开发接口规范。在分层通信架构中UFS互连层处的UFS电气接口可以处理UFS主机和UFS装置之间的连接，其中M
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PHY规范和UniPro规范形成了UFS接口互连的基础。
UniPro可以通过与M
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PHY物理层通信来监控链路的位误码率。UniPro是传输协议，其还通过关于如何重试或重新发送其的过程来保持跟踪重试。由于UFS装置等待UFS主机的指令，因此链路的丢失是不会与没有从UFS主机接收到信号立即相关的。在链路丢失的情况下，主机不能经由命令立即通知装置错误发生。
[0020]在超时故障的情况下可能出现错误状况。当主机检测到命令超时时，与所述主机接合的装置可能正忙于任务处理。任务处理可以是执行存储在装置的固件中的指令，使得它不会在近期处理错误状况的通知。错误状况的通知可以相对于任务处理来排队。基于固件的处理甚至可能处于停滞状态，使得其错过任何即将到来的主机协议信号。附加地，无论发生何种情况，装置可能失去更新其错误日志的机会。
[0021]错误状况可能出现，其中主机向其正在接合的装置触发复位信号。复位信号是迫使装置从错误状态恢复的信号。然而，这个信号可以是在故障事件发生后的几秒钟。装置可能失去更新其错误日志的机会。
[0022]许多当前故障分析技术基于代码注入或特定销售商命令。这些方法暗指装置的状态改变。这些方法倾本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器装置，包含：接口，所述接口用于在所述存储器装置处接收信号；以及处理器，所述处理器被配置为执行存储在所述存储器装置中的一或多个部件上的指令，当由所述处理器执行时，所述指令使得所述存储器装置执行操作，所述操作包含响应于从所述信号识别用于转储错误日志的触发，将所述错误日志转储到所述存储器装置的存储器部件。2.根据权利要求1所述的存储器装置，其中所述接口包括用于接收所述信号的通用输入/输出GPIO。3.根据权利要求1所述的存储器装置，其中所述接口包括用于接收所述信号的通用异步接收器/发送器UART。4.根据权利要求1所述的存储器装置，其中所述接口被结构化成接收所述信号作为用于将所述错误日志转储到所述存储器装置的所述存储器部件的命令。5.根据权利要求4所述的存储器装置，其中所述命令是用于实时触发任务激活的嵌入式多媒体控制器eMMC命令。6.根据权利要求4所述的存储器装置，其中所述命令是带有用于启用实时触发任务激活的UFS协议信息单元UPIU的通用快闪存储设备UFS查询请求。7.根据权利要求1所述的存储器装置，其中用于转储所述错误日志的指令存储在所述存储器装置的一部分中，所述部分与控制用于数据存储的所述存储器装置的数据管理的固件分离。8.根据权利要求1所述的存储器装置，其中所述错误日志包括硬件信息和固件信息。9.根据权利要求1所述的存储器装置，其中所述错误日志包括数据超时、数据失配、致命错误、初始化超时和所述存储器装置的卡住固件的标识中的一或多个。10.根据权利要求1所述的存储器装置，其中所述操作包括将转储到所述存储器装置的所述存储器部件的所述错误日志从所述存储器部件传输到主机。11.一种用于与存储器装置接合的系统，所述系统包含：处理器，所述处理器被配置为执行存储在所述系统中的一或多个部件上的指令，当由所述处理...

【专利技术属性】
技术研发人员：A，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：