集成电路、存储器器件及其操作方法技术

本文公开涉及一种集成电路，包括耦合到静态随机存取存储器(SRAM)的多个磁性隧道结(MTJ)单元。在一个方面，集成电路包括具有第一端口和第二端口的SRAM，以及耦合到SRAM的第一端口的一组传输晶体管。在一个方面，集成电路包括一组MTJ单元，其中一组MTJ单元中的每个耦合在选择线和一组传输晶体管中的对应一个之间。本申请的实施例还涉及存储器器件及其操作方法。方法。方法。

【技术实现步骤摘要】
集成电路、存储器器件及其操作方法


[0001]本申请的实施例涉及集成电路、存储器器件及其操作方法。

技术介绍

[0002]电子设备(例如计算机、便携式设备、智能电话、物联网(IoT)设备等)的发展促使人们对存储器器件的需求增加。通常，存储器器件可以是易失性存储器器件和非易失性存储器器件。易失性存储器器件可以在通电时存储数据，但是一旦电源关闭，可能丢失存储的数据。与易失性存储器器件不同，非易失性存储器器件即使在电源关闭后也可以保留数据，但是可能比易失性存储器器件慢。

技术实现思路

[0003]根据本申请的一方面，提供了一种集成电路，包括：第一静态随机存取存储器(SRAM)，具有第一端口和第二端口；第一组传输晶体管；以及第一组磁性隧道结(MTJ)单元，第一组MTJ单元中的每个和第一组传输晶体管中的对应一个彼此串联耦合在第一选择线和第一SRAM的第一端口之间。
[0004]根据本申请的另一方面，提供了一种存储器器件，包括：第一静态随机存取存储器(SRAM)；第二SRAM；第一组磁性隧道结(MTJ)单元，耦合到第一SRAM；第二组MTJ单元，耦合到第二SRAM；以及存储器控制器，用于：在第一时间段期间通过第一SRAM将第一位写入第一组MTJ单元中的一个，和在第二时间段期间通过第二SRAM将第二位写入第二组MTJ单元中的一个，第一时间段和第二时间段彼此部分地重叠。
[0005]根据本申请的又一方面，提供了一种操作存储器器件的方法，包括：向第一静态随机存取存储器(SRAM)的第一端口施加参考电阻；向第一SRAM的第二端口施加将第一组磁性隧道结(MTJ)单元中的一个的电阻，根据施加到第一端口的参考电阻与施加到第一SRAM的第二端口的第一组MTJ单元中的一个的电阻之间的差异，第一SRAM用于生成第一SRAM的第一端口或第二端口处的电压；以及根据电压确定由第一组MTJ单元中的一个储存的位。
附图说明
[0006]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0007]图1是根据一个实施例的存储器器件的图。
[0008]图2是根据一些实施例的在写入阶段的储存电路的图，储存电路包括具有多个磁隧道结(MTJ)单元的静态随机存取存储器(SRAM)。
[0009]图3是根据一些实施例的将数据写入储存电路的方法的流程图，储存电路包括SRAM和多个MTJ单元。
[0010]图4是根据一些实施例的两个储存电路的图，每个储存电路包括SRAM和多个MTJ单
元。
[0011]图5是根据一些实施例的对储存电路的参考MTJ单元进行编程的方法的流程图，储存电路包括SRAM和多个MTJ单元。
[0012]图6是根据一些实施例的在读取阶段的储存电路的图，储存电路包括SRAM和多个MTJ单元。
[0013]图7是根据一些实施例的从储存电路读取数据的方法的流程图，储存电路包括SRAM和多个MTJ单元。
[0014]图8是根据一些实施例的储存电路的流水线操作的方法的流程图，每个储存电路包括SRAM和多个MTJ单元。
[0015]图9是根据一些实施例的储存电路的流水线操作的时序图，每个储存电路包括SRAM和多个MTJ单元。
[0016]图10是描述根据一些实施例的储存电路的流水线操作的表，每个储存电路包括SRAM和多个MTJ单元。
[0017]图11是根据一些实施例的计算系统的示例框图。
具体实施方式
[0018]以下公开内容提供了许多用于实现本专利技术的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本专利技术。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
[0019]此外，为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
[0020]根据一些实施例，集成电路或储存电路包括静态随机存取存储器(SRAM)和耦合到SRAM的第一组磁性隧道结(MTJ)单元。在一个方面，SRAM包括第一端口和第二端口。在一些实施例中，集成电路包括第一组传输晶体管，其中第一组MTJ单元中的每个和第一组传输晶体管中的对应一个彼此串联耦合在第一选择线和SRAM的第一端口之间。在一个方面，SRAM的读写速度可以比MTJ单元的读写速度快，但是SRAM的面积可以大于MTJ单元的面积。在一种配置中，SRAM用作多个MTJ单元的共享放大器，其中每个MTJ单元储存来自SRAM的对应的位。有利地，在这种配置中，共享的SRAM允许快速的读写速度，其中多个MTJ单元可以提供高储存密度。
[0021]根据一些实施例，存储器器件实施多个储存电路，其中每个储存电路以流水线配置操作。例如，在第一时间段期间，将对应于数据的第一位的电压或电流提供给第一SRAM，并且将由第一SRAM感测的电压或电流传输到与第一SRAM耦合的第一组MTJ单元中的第一
MTJ单元。此外，第二时间段期间，将对应于数据的第二位的电压或电流提供给第二SRAM，并且将由第二SRAM感测的电压或电流传输到与第二SRAM耦合的第二组MTJ单元中的第二MTJ单元。第一时间段和第二时间段可以彼此部分地重叠。通过流水线，可以提高存储器器件的读写速度。
[0022]根据一些实施例，存储器器件至少实施第一储存电路和第二储存电路，其中第一储存电路的参考MTJ单元耦合到第二储存电路的参考MTJ单元。在一个配置中，可以在第一状态下将第一储存电路的参考MTJ单元编程为具有第一电阻，并且可以在第二状态下将第二储存电路的参考MTJ单元编程为具有第二电阻。在一个方面，第一储存电路的参考MTJ单元的电极通过参考线耦合到第二储存电路的参考MTJ单元的电极，使得参考线处的电阻是第一电阻和第二电阻的平均电阻。在一种方法中，当读取由与SRAM的第一端口耦合的第一组MTJ单元的第一MTJ单元中储存的位时，可以将平均电阻施加到SRAM的第二端口，并且可以将对应于第一MTJ单元的编程的位的电阻施加到SRAM的第一端口。类似地，当读取由与SRAM的第二端口耦合的第二组MTJ单元中的第二MTJ本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路，包括：第一静态随机存取存储器，具有第一端口和第二端口；第一组传输晶体管；以及第一组磁性隧道结单元，所述第一组磁性隧道结单元中的每个和所述第一组传输晶体管中的对应一个彼此串联耦合在第一选择线和所述第一静态随机存取存储器的所述第一端口之间。2.根据权利要求1所述的集成电路，还包括：第二组传输晶体管；以及第二组磁性隧道结单元，所述第二组磁性隧道结单元中的每个与所述第二组传输晶体管中的对应一个彼此串联耦合在第二选择线和所述第一静态随机存取存储器的所述第二端口之间。3.根据权利要求1所述的集成电路，还包括：第二静态随机存取存储器，具有第三端口和第四端口；第二组传输晶体管；以及第二组磁性隧道结单元，所述第二组磁性隧道结单元和所述第二组传输晶体管中的对应一个彼此串联耦合在第二选择线和所述第二静态随机存取存储器的所述第三端口之间。4.根据权利要求3所述的集成电路，其中，所述第一组磁性隧道结单元中的第一参考磁性隧道结单元通过第一参考线耦合到所述第二组磁性隧道结单元中的第二参考磁性隧道结单元。5.根据权利要求4所述的集成电路，其中，所述第一参考线连接：与所述第一组传输晶体管中的一个耦合的所述第一组磁性隧道结单元的所述第一参考磁性隧道结单元的电极，以及与所述第二组传输晶体管中的一个耦合的所述第二组磁性隧道结单元的所述第二参考磁性隧道结单元的电极。6.根据权利要求4所述的集成电路，其中，所述第一参考线耦合到所述第一组磁性隧道结单元的所述第一参考磁性隧道结单元的固定层和所述第二组磁性隧道结单元的所述第二参考磁性隧道结单元的自由层。7.根据权利要求4所述的集成电路，还包括：第三组传输晶体管；第三组磁性隧...

【专利技术属性】
技术研发人员：喻鹏飞，王奕，林谷峰，蔡睿哲，野口纮希，吴福安，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：