多相位时钟信号相位差检测电路与方法、数字相位调制系统技术方案

本申请提供多相位时钟信号相位差检测和计算电路与方法、数字相位调制系统。电路包括第一数字时间转换模块、第二数字时间转换模块、鉴相模块及状态机。第一数字时间转换模块获取第一相位时钟信号并输出辅助时钟信号，调节辅助时钟信号的相位；鉴相模块对辅助时钟信号和第二数字时间转换模块输出的目标时钟信号进行鉴相；状态机根据鉴相结果反馈控制第一数字时间转换模块对辅助时钟信号的相位调节、第二数字时间转换模块对目标时钟信号的相位调节；在相差等于零时，将第二数字时间转换模块的相位调节变化量作为第一相位时钟信号和第二相位时钟信号的相位差。本申请解决了时钟信号之间相位差的检测和计算，优化了数字相位调制系统的线性度。

【技术实现步骤摘要】
多相位时钟信号相位差检测电路与方法、数字相位调制系统
本申请涉及电路设计领域，特别是涉及多相位时钟信号相位差检测和计算电路与方法、数字相位调制系统。
技术介绍
数字时间转换器(Digital-to-TimeConverter，DTC)被广泛应用于锁相环、延迟锁相环、射频(RF)收发器以及各种接口时钟电路等模块中。DTC用于基于数字输入来生成参考信号的时间延迟，DTC的延时是由固定延时时间t0和可变延迟时间组成的，而可变延迟时间是由数字控制字dtc_in和延迟线增益dtc_gain决定的，DTC的延时tdel可以表示为：tdel＝t0+dtc_in·dtc_gain其中固定延迟时间t0和延迟线增益dtc_gain均随PVT(Process,Voltageand/orTemperture，工艺、电压和/或温度)变化较大；在实际应用中需要在高频信号输入下实现高精度的全周期范围的DTC，要设计覆盖全时钟周期的可变延迟时间，延迟线就需要足够的量程。然而，随dtc_in的增大，dtc_gain的线性度会明显变差。为了减小数控延迟线的延迟时间范围，可采用多路正交信号通过选择器输入到数控延迟线，即多相位输入数控延迟线。比如：对于正交四相位时钟信号输入，数控延迟线的延迟时间范围只需覆盖四分之一个周期就可以实现全周期范围的延迟，同时还能提高数控延迟线的线性度。但是，目前多相位输入切换的数控延迟线会面临由以下问题引起的相位失配问题：1)多相位输入之间的相位误差；2)信号传输过程中产生的相位误差；3)相位选择器在选择不同相位时产生的相位误差。相位失配使得时钟信号间的实际相位差不再是理想的360°/N(N为多相位时钟信号的相位数量)，而是存在着或大或小的偏差，不能满足实际应用的需要。如图1A和图1B所示，多相位时钟信号发生器(如PLL锁相环、Divider分频器、VCO压控振荡器)输出的信号CK_I0与信号CK_I1之间的相位差WHT0、信号CK_I1与信号CK_I2之间的相位差WHT1、信号CK_I(N-1)与信号CK_I0之间的相位差WHT0(N-1)可能各不相同。因此，需要提供一种能够检测并计算出多相位时钟信号之间相位差的检测和计算电路与方法、数字相位调制系统与方法，然后数字信号处理或译码器可以根据检测和计算出来的相位差，并结合实际应用，相应调整数字输出信号，从而抵消多相位时钟信号之间的相位差与理想值(360/N)之间的误差。
技术实现思路
鉴于以上所述现有技术的缺点，本申请提供了时钟信号相位差检测和计算电路与方法、数字相位调制系统，用于解决数控延迟线的相位失配问题。为实现上述目的及其他相关目的，本申请提供一种多相位时钟信号相位差检测和计算电路，包括：第一数字时间转换模块、第二数字时间转换模块、鉴相模块、及状态机；其中，所述第一数字时间转换模块和所述第二数字时间转换模块的输出端与所述鉴相模块的输入端相连；所述鉴相模块的输出端与所述状态机的输入端相连；所述状态机的输出端分别与所述第一数字时间转换模块的控制端及所述第二数字时间转换模块的控制端相连；所述第一数字时间转换模块用于在所述状态机的控制下获取第一相位时钟信号和第二相位时钟信号中的一个并输出辅助时钟信号并且用于对所述辅助时钟信号的相位进行调节；所述第二数字时间转换模块用于在所述状态机的控制下获取第二时钟信号或第一时钟信号；所述鉴相模块用于将所述辅助时钟信号的相位和待测的第二数字时间转换模块基于第二相位时钟信号作为输入而输出的第一目标时钟信号的相位进行比较，输出第一鉴相结果信号；所述状态机用于根据所述第一鉴相结果信号反馈调节所述第一数字时间转换模块和所述第二数字时间转换模块中的一个，直至所述辅助时钟信号与所述第一目标时钟信号的相位差等于零，并且保持所述调节后得到的辅助时钟信号不变，其中：所述鉴相模块还用于将所述调节后得到的辅助时钟信号的相位和所述第二数字时间转换模块基于第一相位时钟信号作为输入而输出的第二目标时钟信号的相位进行比较，输出第二鉴相结果信号，所述状态机还用于根据所述第二鉴相结果信号反馈调节延迟控制信号以调节所述第二目标时钟信号的相位，直至所述鉴相模块指示所述调节后得到的辅助时钟信号与所述第二目标时钟信号的相差等于零时，将所述第二目标时钟信号的相位调节变化量作为所述第一相位时钟信号和所述第二相位时钟信号之间的相位差的计算结果。于本申请一实施例中，所述第一数字时间转换模块包括：第一信号选择器和第一延迟线；其中，所述状态机的输出端分别与所述第一信号选择器的控制端及所述第一延迟线的控制端相连，所述第一信号选择器的输出端与所述第一延迟线的输入端相连，所述第一延迟线的输出端与所述鉴相模块的输入端相连；所述第二数字时间转换模块包括：第二信号选择器和第二延迟线；其中，所述状态机的输出端分别与所述第二信号选择器的控制端及所述第二延迟线的控制端相连，所述第二信号选择器的输出端与所述第二延迟线的输入端相连，所述第二延迟线的输出端与所述鉴相模块的输入端相连。于本申请一实施例中，所述第一数字时间转换模块获取第一相位时钟信号并输出辅助时钟信号；所述第二数字时间转换模块获取第二相位时钟信号并输出第一目标时钟信号。于本申请一实施例中，所述状态机用于根据所述第一鉴相结果信号反馈调节所述第一数字时间转换模块以对所述辅助时钟信号进行调节，直至所述辅助时钟信号与所述第一目标时钟信号的相位差为零。于本申请一实施例中，所述状态机用于根据所述第二鉴相结果信号反馈调节延迟控制信号以控制第二延迟线对所述第二目标时钟信号的相位进行调节，直至所述调节后得到的辅助时钟信号与所述第二目标时钟信号的相位差为零，并且将所述第二延迟线的相位调节变化量作为所述第一相位时钟信号和所述第二相位时钟信号之间的相位差的计算结果。于本申请一实施例中，所述电路还包括：延迟模块，所述延迟模块包括多个第三延迟线，用于分别接收多相位时钟信号中的每一个相位时钟信号，所述第一数字时间转换模块和所述第二数字转换模块均连接至所述延迟模块的输出端；所述状态机还连接至所述延迟模块的控制端，以通过调节延迟控制信号来对所述延迟模块进行控制。于本申请一实施例中，所述第三延迟线的数量与多相位时钟信号中的相位数量相对应。于本申请一实施例中，所述第一数字时间转换模块通过所述第三延迟线获取第二相位时钟信号并输出辅助时钟信号；所述第二数字时间转换模块通过所述第三延迟线获取第二相位时钟信号并输出第一目标时钟信号；所述状态机用于根据所述第一鉴相结果信号，反馈调节第一数字时间转换模块或第二数字时间转换模块，以反馈调节所述辅助时钟信号或第一目标时钟信号的相位，直至所述辅助时钟信号与第一目标时钟信号的相位差为零。于本申请一实施例中，所述第一数字时间转换模块及其所选取的第三延迟线的控制线不变，以保持所述辅助时钟信号的相位不变；所述第二数字时间转换模块再通过所述第三延迟线获取第一相位时钟信号并输出第二目标时钟信号。于本申请一实施例中，所述状态机用于根据所本文档来自技高网...

【技术保护点】
1.一种多相位时钟信号相位差检测和计算电路，其特征在于，包括：第一数字时间转换模块、第二数字时间转换模块、鉴相模块、及状态机；其中，所述第一数字时间转换模块的输出端和所述第二数字时间转换模块的输出端分别与所述鉴相模块的输入端相连；所述鉴相模块的输出端与所述状态机的输入端相连；所述状态机的输出端分别与所述第一数字时间转换模块的控制端及所述第二数字时间转换模块的控制端相连；/n所述第一数字时间转换模块用于在所述状态机的控制下获取第一相位时钟信号和第二相位时钟信号中的一个并输出辅助时钟信号并且用于对所述辅助时钟信号的相位进行调节；/n所述第二数字时间转换模块用于在所述状态机的控制下获取第二时钟信号或第一时钟信号；/n所述鉴相模块用于将所述辅助时钟信号的相位和待测的第二数字时间转换模块基于第二相位时钟信号作为输入而输出的第一目标时钟信号的相位进行比较，输出第一鉴相结果信号；/n所述状态机用于根据所述第一鉴相结果信号反馈调节所述第一数字时间转换模块和所述第二数字时间转换模块中的一个，直至所述辅助时钟信号与所述第一目标时钟信号的相位差等于零，并且保持所述调节后得到的辅助时钟信号不变，其中：/n所述鉴相模块还用于将所述调节后得到的辅助时钟信号的相位和所述第二数字时间转换模块基于第一相位时钟信号作为输入而输出的第二目标时钟信号的相位进行比较，输出第二鉴相结果信号，所述状态机还用于根据所述第二鉴相结果信号反馈调节延迟控制信号以调节所述第二目标时钟信号的相位，直至所述鉴相模块指示所述调节后得到的辅助时钟信号与所述第二目标时钟信号的相差等于零时，将所述第二目标时钟信号的相位调节变化量作为所述第一相位时钟信号和所述第二相位时钟信号之间的相位差的计算结果。/n...

【技术特征摘要】
1.一种多相位时钟信号相位差检测和计算电路，其特征在于，包括：第一数字时间转换模块、第二数字时间转换模块、鉴相模块、及状态机；其中，所述第一数字时间转换模块的输出端和所述第二数字时间转换模块的输出端分别与所述鉴相模块的输入端相连；所述鉴相模块的输出端与所述状态机的输入端相连；所述状态机的输出端分别与所述第一数字时间转换模块的控制端及所述第二数字时间转换模块的控制端相连；
所述第一数字时间转换模块用于在所述状态机的控制下获取第一相位时钟信号和第二相位时钟信号中的一个并输出辅助时钟信号并且用于对所述辅助时钟信号的相位进行调节；
所述第二数字时间转换模块用于在所述状态机的控制下获取第二时钟信号或第一时钟信号；
所述鉴相模块用于将所述辅助时钟信号的相位和待测的第二数字时间转换模块基于第二相位时钟信号作为输入而输出的第一目标时钟信号的相位进行比较，输出第一鉴相结果信号；
所述状态机用于根据所述第一鉴相结果信号反馈调节所述第一数字时间转换模块和所述第二数字时间转换模块中的一个，直至所述辅助时钟信号与所述第一目标时钟信号的相位差等于零，并且保持所述调节后得到的辅助时钟信号不变，其中：
所述鉴相模块还用于将所述调节后得到的辅助时钟信号的相位和所述第二数字时间转换模块基于第一相位时钟信号作为输入而输出的第二目标时钟信号的相位进行比较，输出第二鉴相结果信号，所述状态机还用于根据所述第二鉴相结果信号反馈调节延迟控制信号以调节所述第二目标时钟信号的相位，直至所述鉴相模块指示所述调节后得到的辅助时钟信号与所述第二目标时钟信号的相差等于零时，将所述第二目标时钟信号的相位调节变化量作为所述第一相位时钟信号和所述第二相位时钟信号之间的相位差的计算结果。


2.根据权利要求1所述的多相位时钟信号相位差检测和计算电路，其特征在于：
所述第一数字时间转换模块包括：第一信号选择器和第一延迟线；其中，所述状态机的输出端分别与所述第一信号选择器的控制端及所述第一延迟线的控制端相连，所述第一信号选择器的输出端与所述第一延迟线的输入端相连，所述第一延迟线的输出端与所述鉴相模块的输入端相连；
所述第二数字时间转换模块包括：第二信号选择器和第二延迟线；其中，所述状态机的输出端分别与所述第二信号选择器的控制端及所述第二延迟线的控制端相连，所述第二信号选择器的输出端与所述第二延迟线的输入端相连，所述第二延迟线的输出端与所述鉴相模块的输入端相连。


3.根据权利要求2所述的多相位时钟信号相位差检测和计算电路，其特征在于，所述第一数字时间转换模块获取第一相位时钟信号并输出辅助时钟信号；所述第二数字时间转换模块获取第二相位时钟信号并输出第一目标时钟信号。


4.根据权利要求3所述的多相位时钟信号相位差检测和计算电路，其特征在于，所述状态机用于根据所述第一鉴相结果信号反馈调节所述第一数字时间转换模块以对所述辅助时钟信号进行调节，直至所述辅助时钟信号与所述第一目标时钟信号的相位差为零。


5.根据权利要求4所述的多相位时钟信号相位差检测和计算电路，其特征在于，所述状态机用于根据所述第二鉴相结果信号反馈调节延迟控制信号以控制第二延迟线对所述第二目标时钟信号的相位进行调节，直至所述调节后得到的辅助时钟信号与所述第二目标时钟信号的相位差为零，并且将所述第二延迟线的相位调节变化量作为所述第一相位时钟信号和所述第二相位时钟信号之间的相位差的计算结果。


6.根据权利要求2所述的多相位时钟信号相位差检测和计算电路，其特征在于，所述电路还包括：延迟模块，所述延迟模块包括多个第三延迟线，用于分别接收多相位时钟信号中的每一个相位时钟信号，所述第一数字时间转换模块和所述第二数字转换模块均连接至所述延迟模块的输出端；所述状态机还连接至所述延迟模块的控制端，以通过调节延迟控制信号来对所述延迟模块进行控制。


7.根据权利要求6所述的多相位时钟信号相位差检测和计算电路，其特征在于，所述第三延迟线的数量与多相位时钟信号中的相位数量相对应。


8.根据权利要求7所述的多相位时钟信号相位差检测和计算电路，其特征在于，所述第一数字时间转换模块通过所述第三延迟线获取第二相位时钟信号并输出辅助时...

【专利技术属性】
技术研发人员：史明甫，吴顺方，冯珅，许俊，蔡新午，
申请(专利权)人：澜至电子科技成都有限公司，
类型：发明
国别省市：四川;51