存储器装置及其操作方法制造方法及图纸

一种存储器装置及其操作方法，包含：第一及第二存储器及存取电路。处理电路的参照地址交错对应于第一及第二存储器的实际地址。存取电路配置以：自处理电路接收对应于参照读取地址的读取指令，以转换参照读取地址为第一及第二存储器的实际读取地址；同时依照实际读取地址及下一实际读取地址自第一及第二存储器的第一者读取第一组读取数据以及第二者预先读取第二组读取数据；响应第一组读取数据至处理电路；以及在由处理电路接收对应于下一参照读取地址的下一读取指令且下一参照读取地址对应于下一实际读取地址时，响应第二组读取数据至处理电路。

【技术实现步骤摘要】
存储器装置及其操作方法
本专利技术是有关于一种存储器技术，且特别是有关于一种存储器装置及其操作方法。
技术介绍
存储器在进行存取操作时，往往需要多个频率周期进行。处理器为了降低等待的时间并维持更高的运作频率，通常会加入高速缓存弥补速度差异。然而，这样的方式却会大幅增加处理器的面积与成本。另一个弥补的方式，是加大存储器的带宽，一次读取多个字组的数据。然而，当读取的指令遇到地址的分支时，如果并未对齐所读取的多个字组，则目标地址的读取时间以及下一个连续指令的获取都需要额外的周期，降低处理器存取的效能。并且，在写入上，往往需要增加额外的写入缓存器将多个字组合并以一次写入，而提高硬件的成本。因此，如何设计一个新的存储器装置及其操作方法，以解决上述的缺失，乃为此一业界亟待解决的问题。
技术实现思路

技术实现思路
旨在提供本公开内容的简化摘要，以使阅读者对本公开内容具备基本的理解。此
技术实现思路
并非本公开内容的完整概述，且其用意并非在指出本专利技术实施例的重要/关键组件或界定本专利技术的范围。本
技术实现思路
的一目的是在提供一种存储器装置及其操作方法，由此以改善先前技术的问题。为达上述目的，本
技术实现思路
的一技术方案是关于一种存储器装置，包含：第一存储器、第二存储器以及存取电路。处理电路的多个参照地址交错对应于第一存储器以及第二存储器的多个实际地址。存取电路配置以：自处理电路接收对应于参照读取地址的读取指令，以转换参照读取地址为第一存储器以及第二存储器的实际读取地址；同时依照实际读取地址以及下一实际读取地址自第一存储器以及第二存储器的第一者读取第一组读取数据以及第二者预先读取第二组读取数据；响应第一组读取数据至处理电路；以及在由处理电路接收对应于下一参照读取地址的下一读取指令且下一参照读取地址对应于下一实际读取地址时，响应第二组读取数据至处理电路。本
技术实现思路
的另一技术方案是关于一种存储器装置操作方法，包含：使存取电路自处理电路接收对应于参照读取地址的读取指令，以转换参照读取地址为第一存储器以及第二存储器的实际读取地址，其中处理电路的多个参照地址交错对应于第一存储器以及第二存储器的多个实际地址；使存取电路同时依照实际读取地址以及下一实际读取地址，自第一存储器以及第二存储器的第一者读取第一组读取数据以及第二者预先读取第二组读取数据；使存取电路响应第一组读取数据至处理电路；以及使存取电路在由处理电路接收对应于下一参照读取地址的下一读取指令且下一参照读取地址对应于下一实际读取地址时，响应第二组读取数据至处理电路。本专利技术的存储器装置及其操作方法通过两个存储器的设置，以平行读取以及指令预先读取的方式消除多周期存取造成的读取延迟。并且，两个存储器交错而可分别控制的地址配置，使得分支指令不受到地址位对齐的限制，减少分支指令造成的暂停周期。附图说明为让本专利技术的上述和其他目的、特征、优点与实施例能更明显易懂，所附附图的说明如下：图1为本专利技术一实施例中，一种计算机系统的方块图；图2为本专利技术一实施例中，处理电路的参照地址与第一存储器以及第二存储器的实际地址的部分对照表；图3为本专利技术一实施例中，存储器装置在进行读取操作的时序图；图4为本专利技术另一实施例中，存储器装置在进行读取操作的时序图；图5为本专利技术一实施例中，存储器装置在进行写入操作的时序图；图6为本专利技术一实施例中，一种存储器装置操作方法的流程图；以及图7为本专利技术一实施例中一种存储器装置操作方法的流程图。具体实施方式请参照图1。图1为本专利技术一实施例中，一种计算机系统1的方块图。计算机系统1包含处理电路100以及存储器装置110。处理电路100可通过发送存取指令，例如但不限于读取指令RC以及写入指令WC存取存储器装置110。举例而言，当处理电路100发送读取指令RC时，将可依照对应的地址自存储器装置110读出读取数据RD。而当处理电路100发送写入指令WC时，将可依照对应的地址把写入数据WD写入至存储器装置110。于一实施例中，上述处理电路100与存储器装置110间指令与数据的传输，可经由两者之间的总线120进行。需注意的是，计算机系统1实际上可包含其他可与处理电路100与存储器装置110互动的组件，并不为图1所示出的组件数目所限。存储器装置110包含：第一存储器SRAM1、第二存储器SRAM2以及存取电路FET。于一实施例中，第一存储器SRAM1以及第二存储器SRAM2均为静态随机存取存储器。然而，本专利技术不以此为限。存取电路FET配置以根据处理电路100发送的读取指令RC以及写入指令WC存取第一存储器SRAM1以及第二存储器SRAM2。在存储器装置110进行读取操作时，存取电路FET接收处理电路100的读取指令RC，将读取指令RC所对应的参照读取地址转换为第一存储器SRAM1以及第二存储器SRAM2的实际读取地址，以自第一存储器SRAM1以及第二存储器SRAM2读取对应的数据。其中，存储器装置110还包含第一读取缓存器BUF1以及第二读取缓存器BUF2，分别暂存存取电路FET所读取的数据，再由存取电路FET将数据响应至处理电路100。另一方面，存储器装置110不包含写入缓存器。在存储器装置110进行写入操作时，存取电路FET接收处理电路100的写入指令WC，将写入指令WC所对应的参照写入地址转换为第一存储器SRAM1以及第二存储器SRAM2的实际写入地址，在不需暂存的情形下把对应的数据写入至第一存储器SRAM1以及第二存储器SRAM2。以下将通过更详细的示例，对于存储器装置1的结构与操作进行进一步的说明。处理电路100的多个参照地址交错对应于第一存储器SRAM1以及第二存储器SRAM2的多个实际地址。更详细地说，于一实施例中，第M个第一存储器的实际地址对应于第2M-1个处理电路的参照地址，第M个第二存储器的实际地址对应于第2M个处理电路的参照地址，且M为大于或等于1的正整数。请参照图2。图2为本专利技术一实施例中，处理电路100的参照地址与第一存储器SRAM1以及第二存储器SRAM2的实际地址的部分对照表。如图2所示，第一存储器SRAM1从第1个到第4个的实际地址以16进位表示，分别为连续的0x0、0x1、0x2、0x3。第二存储器SRAM2从第1个到第4个的实际地址以16进位表示，分别为连续的0x0、0x1、0x2、0x3。各个第一存储器SRAM1以及第二存储器SRAM2的实际地址对应一个字组(word)长度，也即32位的数据。另一方面，处理电路100从第1个到第8个参照地址以16进位表示，分别为连续的0x0、0x4、0x8、0xC、0x10、0x14、0x18、0x1C。因此，第一存储器SRAM1的第1个到第4个的实际地址，经过上述运算后，分别对应处理电路100的第1、3、5、7个参照地址。而第二存储器SRAM2的第1个到第4个的实际地址，经过上述运算后，分别对应处理电路100的第2、4、本文档来自技高网...

【技术保护点】
1.一种存储器装置，包含：/n一第一存储器以及一第二存储器，其中一处理电路的多个参照地址交错对应于该第一存储器以及该第二存储器的多个实际地址；以及/n一存取电路，配置以：/n自该处理电路接收对应于一参照读取地址的一读取指令，以转换该参照读取地址为该第一存储器以及该第二存储器的一实际读取地址；/n同时依照该实际读取地址以及邻接于该实际读取地址后一下一实际读取地址自该第一存储器以及该第二存储器的一第一者读取一第一组读取数据以及一第二者预先读取一第二组读取数据；/n响应该第一组读取数据至该处理电路；以及/n在由该处理电路接收对应于一下一参照读取地址的一下一读取指令且该下一参照读取地址对应于该下一实际读取地址时，响应该第二组读取数据至该处理电路。/n

【技术特征摘要】
1.一种存储器装置，包含：
一第一存储器以及一第二存储器，其中一处理电路的多个参照地址交错对应于该第一存储器以及该第二存储器的多个实际地址；以及
一存取电路，配置以：
自该处理电路接收对应于一参照读取地址的一读取指令，以转换该参照读取地址为该第一存储器以及该第二存储器的一实际读取地址；
同时依照该实际读取地址以及邻接于该实际读取地址后一下一实际读取地址自该第一存储器以及该第二存储器的一第一者读取一第一组读取数据以及一第二者预先读取一第二组读取数据；
响应该第一组读取数据至该处理电路；以及
在由该处理电路接收对应于一下一参照读取地址的一下一读取指令且该下一参照读取地址对应于该下一实际读取地址时，响应该第二组读取数据至该处理电路。


2.根据权利要求1所述的存储器装置，其中，当该下一参照读取地址对应于该下一实际读取地址时，该存取电路同时依照一下二实际读取地址以及一下三实际读取地址自该第一存储器以及该第二存储器的该第一者预先读取一第三组读取数据以及该第二者预先读取一第四组读取数据；以及
当该下一参照读取地址不对应于该下一实际读取地址时，该存取电路依据该下一参照读取地址转换所对应的一存储器读取地址以及邻接于该存储器读取地址后的一下一存储器读取地址，自该第一存储器以及该第二存储器的该第一者读取一第五组读取数据以及该第二者预先读取一第六组读取数据。


3.根据权利要求1所述的存储器装置，其中，该读取指令是自该处理电路以至少一单位频率接收，该第一组读取数据以及该第二组读取数据是自该第一存储器以及该第二存储器以两个该单位频率读取，且该第一组读取数据以及该第二组读取数据是以一该单位频率由该处理电路读取。


4.根据权利要求1所述的存储器装置，还包含一第一读取缓存器以及...

【专利技术属性】
技术研发人员：余永晖，王志伟，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：中国台湾;71