选通信号及并列数据信号的输出电路制造技术

一种选通信号输出电路，应用于一并列数据信号的输出过程中，其特征在于，该电路包括： 一侦测器，其为接收该并列数据信号并侦测该并列数据信号于一第一时间至一第二时间的一信号电平变化量，根据该信号电平变化量输出一控制信号； 一信号选择器，耦接于该侦测器，其为对应该控制信号的控制而从多个相位互异的选通信号中择一与该并列数据信号同时输出。（*该技术在2012年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种输出电路，尤指一种选通信号及并列数据信号的输出电路。
技术介绍
众所都知，输出入总线(I/O Bus)是使用并列输出信号的方式来传输数据，以适应现今计算机系统芯片内部核心不断提升的处理频率。但是，使用并列输出信号的方式会产生如下所述的两点问题1.输出入端的电源/接地弹跳(Power/Ground Bounce)噪声。2.数据同步切换输出偏移(Simultaneous Switching Output Skew，SSOSkew)的现象。请参照图1，其所绘示为现今输出入总线输出端普遍所使用的输出缓冲器的共享电源电压以及接地电压架构示意图。输出缓冲器701--70n，其电源(Vpp)经由针脚(pin)并以导线(bounding wires)与焊垫连接，此时会有针脚寄生电感与焊垫/导线寄生电感产生，以L1等效的。同理，输出缓冲器701--70n与接地点(Vss)之间也有针脚寄生电感与焊垫/导线寄生电感的产生，以L2等效的。由于输出缓冲器701--70n在电源(Vpp)与接地点(Vss)之间有寄生电感L1、L2存在。因此，当部分的输出缓冲器701--70n的输出状态改变时，会有电源/接地弹跳噪声的产生。请参阅图2，其为输出缓冲器进行切换输出状态时所产生的同步切换输出偏移现象的波形图。由图中可知当输出缓冲器的输出状态由低电平转换为高电平状态时会造成输出数据信号(简称MD)产生同步切换输出偏移(SSO Skew)现象。而同步切换输出偏移的多寡则由状态改变的数目而定。当同时有很多输出缓冲器的输出状态由低电平转换为高电平状态时，将会造成T1的同步切换输出偏移(SSO Skew)现象。同理，当同时有很多输出缓冲器的输出状态由高电平转换为低电平状态时，将会造成输出数据信号产生如图中T2的同步切换输出偏移现象。一般来说，现有技术的一选通信号(strobe signal，简称DQS)其上升缘以及下降缘都位于输出数据信号(简称MD)的有效撷取范围的中央位置，用以提供一接收数据装置作为接收数据信号的参考依据。因此当输出入总线同时并列输出大量的数据信号(如动态随机存取内存(DRAM)或是中央处理器(CPU)已经可以达到同时进行64位的数据切换输出)时，同步切换输出偏移的现象再加上不变的选通信号将会使得该接收数据装置所能够接收数据信号的时间边限(time margin)缩小，进而造成该接收数据装置无法接收到数据信号或是接收错误的数据信号。
技术实现思路
本技术的主要目的在于提供一种选通信号及并列数据信号的输出电路，将同步切换输出偏移(SSO Skew)的程度和选通信号的输出相位取得平衡。本技术的目的是这样实现的本技术公开了一种选通信号输出电路，应用于一并列数据信号的输出过程中，该电路包括一侦测器，其接收该并列数据信号并侦测该并列数据信号于一第一时间至一第二时间的一信号电平变化量，进而根据该信号电平变化量输出一控制信号；一信号选择器，耦接于该侦测器，其对应该控制信号的控制而从多个相位互异的选通信号中择一与该并列数据信号同时输出。根据上述构想，本技术选通信号输出电路中还包括一第一正反器组，电连接于该侦测器，接收一脉冲信号及该并列数据信号，其对应该脉冲信号的电平切换边缘触发而于该第一时间闩锁住该并列数据信号以输出至该侦测器。根据上述构想，本技术选通信号输出电路中还包括一第二正反器组，电连接于该侦测器，接收一脉冲信号及该第一时间的该并列数据信号，其对应该脉冲信号的电平切换边缘触发而于该第二时间闩锁住该并列数据信号以输出至该侦测器。根据上述构想，本技术选通信号输出电路中该侦测器的侦测方式为将该信号电平变化量与一门槛值相比较，并根据比较结果输出该控制信号。根据上述构想，本技术选通信号输出电路中还包括一信号延迟器用以接收一选通信号，其为用以将该选通信号转换成该多个相位互异的选通信号。根据上述构想，本技术选通信号输出电路中该信号延迟器受一控制信号的控制而决定该选通信号的相位延迟程度，至于该控制信号对应该并列数据信号及选通信号输出所需的驱动力所产生。根据上述构想，本技术选通信号输出电路中该信号选择器为一多工器。本技术还公开一种并列数据信号输出电路，应用于一并列数据信号的输出过程中，该电路包括一侦测器，其接收该并列数据信号并侦测该并列数据信号于一第一时间至一第二时间的一信号电平变化量，进而根据该信号电平变化量输出一控制信号；一信号选择器，耦接于该侦测器，其为对应该控制信号的控制而从多个相位互异的并列数据信号中择一输出。根据上述构想，本技术并列数据信号输出电路中还包括一第一正反器组，电连接于该侦测器，接收一脉冲信号及该并列数据信号，其为对应该脉冲信号的电平切换边缘触发而于该第一时间闩锁住该并列数据信号以输出至该侦测器。根据上述构想，本技术并列数据信号输出电路中还包括一第二正反器组，电连接于该侦测器，接收一脉冲信号及该第一时间的该并列数据信号，其为对应该脉冲信号的电平切换边缘触发而于该第二时间闩锁住该并列数据信号以输出至该侦测器。根据上述构想，本技术并列数据信号输出电路中该侦测器的侦测方式为将该信号电平变化量与一门槛值相比较，并根据比较结果输出该控制信号。根据上述构想，本技术并列数据信号输出电路中还包括一信号延迟器，接收该并列数据信号，其用以将该并列数据信号转换成该多个相位互异的并列数据信号。根据上述构想，本技术并列数据信号输出电路中该信号选择器为一多工器。根据上述构想，本技术并列数据信号输出电路中该并列数据信号与一选通信号同时输出。附图说明本技术得利用下列附图及详细说明，得一更深入的了解图1为常用输出缓冲器共享电源电极以及接地电压的架构； 图2为输出缓冲器进行切换输出状态时所产生的同步切换输出偏移现象的波形图；图3(a)(b)为本技术第一较佳实施例的选通信号输出电路的结构示意图；图4(a)(b)为本技术第二较佳实施例的选通信号输出电路的结构示意图；图5为本技术第一较佳实施例及第二较佳实施例的数据信号及选通信号的波形图；图6(a)(b)为本技术第三较佳实施例的并列数据信号输出电路的结构示意图；图7为本技术的第三较佳实施例的数据信号及选通信号的波形图。本技术所包括的各组件列示如下701--70n输出缓冲器L1、L2寄生电感MD数据信号DQS选通信号301第一正反器组 302第二正反器组31侦测器 32信号选择器33信号延迟器 331第一延迟电路332第二延迟电路 34输出入垫35多工器 361第三正反器组362第三正反器组 37多工器38侦测器 40信号延迟器401第一延迟电路 402第二延迟电路501第一正反器组 502第二正反器组51侦测器 52信号选择器53信号延迟器 531第一延迟电路532第二延迟电路 54输出入垫55多工器 56第三延迟电路571第三正反器组 572第四正反器组58多工器 59侦测器 具体实施方式为了适应现今计算机系统芯片内部核心的处理频率不断的提升，输出入总线上的传输速度及传输量也随着大幅的提升，因此，在这种情形下，并列数据传输时会发生的数据同步切换输出偏移(Si本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：张棋，
申请(专利权)人：威盛电子股份有限公司，
类型：实用新型
国别省市：