一种半导体结构及其制造方法技术

本申请实施例公开了一种半导体结构及其制造方法，所述半导体结构包括：测试结构和保护结构，所述测试结构和所述保护结构位于切割道内；其中，所述保护结构包括多个接触，所述多个接触呈环形分布以包围所述测试结构；所述接触的深度大于所述测试结构的深度。触的深度大于所述测试结构的深度。触的深度大于所述测试结构的深度。

【技术实现步骤摘要】
一种半导体结构及其制造方法


[0001]本申请实施例涉及半导体制造领域，尤其涉及一种半导体结构及其制造方法。

技术介绍

[0002]随着技术进步，集成电路制造工艺要求日益增高，且由于集成电路制造周期长，成本高，因此，提高制造工艺的制造效率及质量尤为重要。
[0003]在集成电路制造过程中，通常在晶圆的各个集成电路芯片周边的切割道内制造测试结构(Testkey)，再在制造完成后对测试结构进行检测，以对相应的制造工艺进行测试。如果在晶圆制造完成后对测试结构进行电性检测等各类检测时，发现该测试结构有短路、断路或漏电等失效情况，则通过对测试结构进行失效性分析来分析失效发生的原因，以对工艺进行相应的调整和改进。
[0004]然而，随着3D
‑
NAND层数的增加，切割道内介质层应力变得越来越难以控制，特别是进行热处理工艺的情况下，会引起介质层向芯片偏移，这可能会使切割道内形成的测试结构发生套准偏移(Overlay，OVL)。

技术实现思路

[0005]有鉴于此，本申请实施例为解决现有技术中存在的至少一个问题而提供一种半导体结构及其制造方法。
[0006]为达到上述目的，本申请实施例的技术方案是这样实现的：
[0007]第一方面，本申请实施例提供一种半导体结构，包括：测试结构和保护结构，所述测试结构和所述保护结构位于切割道内；其中，
[0008]所述保护结构包括多个接触，所述多个接触呈环形分布以包围所述测试结构；所述接触的深度大于所述测试结构的深度。
>[0009]在一种可选的实施方式中，所述测试结构包括：金属互连层、以及与所述金属互连层电连接的导电接触。
[0010]在一种可选的实施方式中，所述金属互连层包括金属连线、金属插塞和金属衬垫。
[0011]在一种可选的实施方式中，所述导电接触为内部填充有导电材料的接触孔。
[0012]在一种可选的实施方式中，所述接触为内部填充有金属材料的接触孔。
[0013]在一种可选的实施方式中，所述保护结构与所述测试结构之间的距离为400nm
‑
1000nm。
[0014]在一种可选的实施方式中，所述多个接触分布在多个同心环上，其中，所述多个同心环中的各个相邻两个同心环之间的距离相等。
[0015]在一种可选的实施方式中，所述测试结构和所述保护结构形成于介质层中，其中，所述接触贯穿所述介质层。
[0016]在一种可选的实施方式中，所述测试结构为晶圆允收测试结构、或者电迁移测试结构、或者应力迁移测试结构。
[0017]第二方面，本申请实施例提供一种半导体结构的制造方法，所述方法包括：
[0018]在半导体衬底上形成介质层；
[0019]在所述介质层内形成测试结构；
[0020]在所述测试结构的周围形成保护结构，所述保护结构包括多个接触，所述多个接触呈环形分布以包围所述测试结构；所述接触的深度大于所述测试结构的深度；
[0021]其中，所述测试结构和所述保护结构位于切割道内。
[0022]在一种可选的实施方式中，所述在所述介质层内形成测试结构，包括：
[0023]通过第一工序在所述介质层内形成导电接触；以及，
[0024]通过第二工序在所述导电接触的上端形成金属互连层；
[0025]其中，所述导电接触和所述金属互连层构成测试结构。
[0026]在一种可选的实施方式中，所述半导体结构为三维存储器；
[0027]所述第一工序为形成所述三维存储器的芯片区的沟道局部接触的工序；
[0028]所述第二工序为形成所述三维存储器的芯片区的金属互连层的工序。
[0029]在一种可选的实施方式中，所述半导体结构为三维存储器；所述在所述测试结构的周围形成保护结构，包括：
[0030]通过第三工序在所述测试结构的周围形成保护结构；
[0031]其中，所述第三工序为形成所述三维存储器的芯片区的外围电路接触的工序。
[0032]本申请实施例中通过在测试结构的周围形成包围所述测试结构的保护结构，该保护结构包括呈环形分布的多个接触，且接触的深度大于所述测试结构的深度。通过这些接触可以很好的保护所述测试结构不受周围的应力影响，从而改善了测试结构的套准偏移的情况。
附图说明
[0033]图1为本申请实施例提供的一种半导体结构的俯视图；
[0034]图2为本申请实施例提供的半导体结构中的测试结构的OVL测试图；
[0035]图3为本申请实施例提供的半导体结构中的测试结构的可靠性测试图；
[0036]图4为本申请实施例提供的半导体结构中的测试结构的俯视图；
[0037]图5为本申请实施例提供的半导体结构中的测试结构的截面图；
[0038]图6为本申请实施例提供的一种半导体结构的制造方法的实现流程示意图。
具体实施方式
[0039]下面将参照附图更详细地描述本申请公开的示例性实施方式。虽然附图中显示了本申请的示例性实施方式，然而应当理解，可以以各种形式实现本申请，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本申请，并且能够将本申请公开的范围完整的传达给本领域的技术人员。
[0040]在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
[0041]在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0042]应当明白，当元件或层被称为“在
……
上”、“与
……
相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在
……
上”、“与
……
直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本申请必然存在第一元件、部件、区、层或部分。
[0043]空间关系术语例如“在
……
下”、“在
……
下面”、“下面的”、“在
……
之下”、“在
...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：测试结构和保护结构，所述测试结构和所述保护结构位于切割道内；其中，所述保护结构包括多个接触，所述多个接触呈环形分布以包围所述测试结构；所述接触的深度大于所述测试结构的深度。2.根据权利要求1所述的半导体结构，其特征在于，所述测试结构包括：金属互连层、以及与所述金属互连层电连接的导电接触。3.根据权利要求2所述的半导体结构，其特征在于，所述金属互连层包括金属连线、金属插塞和金属衬垫。4.根据权利要求2所述的半导体结构，其特征在于，所述导电接触为内部填充有导电材料的接触孔。5.根据权利要求1所述的半导体结构，其特征在于，所述接触为内部填充有金属材料的接触孔。6.根据权利要求1所述的半导体结构，其特征在于，所述保护结构与所述测试结构之间的距离为400nm
‑
1000nm。7.根据权利要求1所述的半导体结构，其特征在于，所述多个接触分布在多个同心环上，其中，所述多个同心环中的各个相邻两个同心环之间的距离相等。8.根据权利要求1至7中任一项所述的半导体结构，其特征在于，所述测试结构和所述保护结构形成于介质层中，其中，所述接触贯穿所述介质层。9.根据权利要求1至7中任一项所述的半导体结构，其特征在于，所述测试结构为晶...

【专利技术属性】
技术研发人员：张权，彭进，董金文，华子群，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：