一种图案化方法及半导体结构技术

本发明专利技术实施例提供一种图案化方法及半导体结构，方法包括以下步骤：提供一衬底，衬底包括相邻的存储区和周边电路区；在衬底上形成具有多个第一硬掩膜的图形转移层，第一硬掩膜沿第一方向延伸，且彼此间隔设置；在图形转移层上形成阻挡层；在阻挡层上形成多个沿第二方向延伸的第二硬掩膜，第二硬掩膜彼此间隔设置；第二硬掩膜位于存储区上，且在靠近周边电路区的位置具有结构缺陷；在阻挡层上形成第一缓冲层，第一缓冲层填充具有结构缺陷的第二硬掩膜，且第一缓冲层的正投影与周边电路区及部分存储区重合；以第一缓冲层和未被第一缓冲层填充的第二硬掩膜作为掩膜，图案化阻挡层和图形转移层。转移层。转移层。

【技术实现步骤摘要】
一种图案化方法及半导体结构


[0001]本专利技术涉及半导体
，具体而言，涉及一种图案化方法及半导体结构。

技术介绍

[0002]动态随机存取存储器(dynamic random access memory,DRAM)包含由多个存储单元(memory cell)构成的存储区(array area)，以及控制电路所在的周边电路区(peripheral area)。随着半导体器件尺寸的不断减小，为了提高器件的集成度，提出了双重图案化工艺(self
‑
aligned
‑
doubled patterning,SADP)。
[0003]在现有技术的双重图案化方法中，由于存储区和周边电路区的结构差异，在图形化过程中会产生不同的刻蚀负载效应，导致图案化后的关键尺寸失准，进而造成存储区在靠近周边电路区的部分产生结构缺陷。因此，如何提高工艺图案成形的精准度，是目前亟待解决的问题。

技术实现思路

[0004]本专利技术实施例的图案化方法，采用舍弃缺陷结构的技术手段，解决了相关技术中存在的问题。
[0005]本专利技术实施例的半导体结构，是由上述图案化方式制作而成。
[0006]本专利技术实施例的图案化方法，包括以下步骤：
[0007]提供一衬底，所述衬底包括相邻的存储区和周边电路区；
[0008]在所述衬底上形成具有多个第一硬掩膜的图形转移层，所述第一硬掩膜沿第一方向延伸，且彼此间隔设置；在所述图形转移层上形成阻挡层；
[0009]在所述阻挡层上形成多个沿第二方向延伸的第二硬掩膜，所述第二硬掩膜彼此间隔设置；
[0010]所述第二硬掩膜位于所述存储区上，且在靠近所述周边电路区的位置具有结构缺陷；
[0011]在所述阻挡层上形成第一缓冲层，所述第一缓冲层填充具有结构缺陷的所述第二硬掩膜，且所述第一缓冲层的正投影与所述周边电路区及部分存储区重合；
[0012]以所述第一缓冲层和未被所述第一缓冲层填充的第二硬掩膜作为掩膜，图案化所述阻挡层和所述图形转移层。
[0013]根据本专利技术的一些实施方式，所述第一缓冲层填充具有结构缺陷的所述第二硬掩膜的步骤，包括：
[0014]在所述阻挡层上以及相邻的所述第二硬掩膜之间填充所述第一缓冲层；
[0015]去除部分所述第一缓冲层，以露出所述第二硬掩膜中不具有结构缺陷的部分。
[0016]根据本专利技术的一些实施方式，所述第一缓冲层包括负光刻胶层。
[0017]根据本专利技术的一些实施方式，在所述阻挡层上形成多个沿第二方向延伸的第二硬掩膜的步骤，包括：
[0018]在所述阻挡层上形成多条第一掩膜条，各所述第一掩膜条沿着所述第二方向延伸且彼此间隔设置；
[0019]在各所述第一掩膜条的表面和所述阻挡层上形成隔离层；
[0020]对所述隔离层进行刻蚀工艺，以形成多个所述第二硬掩膜。
[0021]根据本专利技术的一些实施方式，在所述阻挡层上形成多条第一掩膜条的步骤，包括：
[0022]在所述阻挡层上形成包括由下至上依次叠置的第一介质层、第一掩膜层的第一叠层结构，所述第一叠层结构覆盖所述阻挡层；
[0023]图形化位于所述阻挡层上的所述第一叠层结构，于所述阻挡层上形成多条所述第一掩膜条，相邻的所述第一掩膜条之间的间隙暴露出所述阻挡层的顶面；
[0024]所述第一掩膜条位于所述存储区上。
[0025]根据本专利技术的一些实施方式，在所述衬底上形成具有多个第一硬掩膜的图形转移层的步骤，包括：
[0026]在所述衬底上由下至上依次沉积第一材料层、第二材料层、第三材料层和第四材料层；
[0027]在所述第四材料层上形成多个沿第一方向延伸的第二掩膜条；
[0028]在所述第四材料层上和各所述第二掩膜条的表面形成隔离层；
[0029]在所述隔离层上形成第二缓冲层，所述第二缓冲层覆盖具有结构缺陷的所述第二掩膜条；
[0030]对所述隔离层进行刻蚀工艺，以形成多个所述第一硬掩膜。
[0031]根据本专利技术的一些实施方式，在所述第四材料层上形成多个沿第一方向延伸的第二掩膜条的步骤，包括：
[0032]在所述第四材料层上形成包括由下至上依次叠置的第二介质层、第二掩膜层的第二叠层结构，所述第二叠层结构覆盖所述存储区及与所述周边电路区；
[0033]图形化位于所述存储区的所述第二叠层结构，于所述第四材料层上形成多条所述第二掩膜条，相邻的所述第二掩膜条之间的间隙暴露出所述第四材料层的顶面。
[0034]根据本专利技术的一些实施方式于，在形成多个所述第一硬掩膜之后，所述方法还包括：
[0035]去除所述第二缓冲层。
[0036]根据本专利技术的一些实施方式，形成多个所述第一硬掩膜之后，所述方法还包括：
[0037]在所述第四材料层上形成牺牲层，所述牺牲层至少填满相邻的所述第一硬掩膜之间的间隙；
[0038]其中，所述阻挡层形成在所述牺牲层上。
[0039]根据本专利技术的一些实施方式，所述第四材料层与所述阻挡层材料相同，均包括氮氧化硅。
[0040]根据本专利技术的一些实施方式，图案化所述阻挡层和所述图形转移层的步骤，包括：
[0041]图案化所述第一材料层与所述第二材料层。
[0042]根据本专利技术的一些实施方式，以图案化后的所述第一材料层和所述第二材料层为掩膜进行刻蚀工艺，形成半导体结构。
[0043]根据本专利技术的一些实施方式，所述第一方向与所述第二方向相交。
[0044]根据本专利技术的一些实施方式，所述第一方向与所述第二方向的夹角为40
°
～70
°
。
[0045]本专利技术实施例的半导体结构，采用上述任一项所述的图案化方法制作而成。
[0046]上述专利技术中的一个实施例具有如下优点或有益效果：
[0047]本专利技术实施例的图案化方法，通过在阻挡层上形成多个第二硬掩膜，并且于第二硬掩膜上形成第一缓冲层，以所述第一缓冲层和未被所述第一缓冲层填充的第二硬掩膜作为掩膜，图案化所述阻挡层和所述图形转移层，由于第一缓冲层的正投影与周边电路区及部分存储区重合，第二硬掩膜位于存储区上，且在靠近所述周边电路区具有结构缺陷的部分被第一缓冲层填充，因此，能够有效避免以具有结构缺陷的第二硬掩膜进行图案化工艺后在存储区靠近周边电路区的位置形成结构缺陷的问题，从而将图形特征结构准确转移，有利于提高图案化工艺的精准度，确保形成的半导体结构的准确性。
附图说明
[0048]通过参照附图详细描述其示例实施方式，本专利技术的上述和其它特征及优点将变得更加明显。
[0049]图1示出的是半导体结构的俯视图。
[0050]图2A至图9B示出的是本专利技术图案化方法的不同工艺阶段的示意图，其中，A代表俯视图，B代表剖视图。
[0051]其中，附图标记说明如下：
[0052]100、图形转移层<本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种图案化方法，其特征在于，包括以下步骤：提供一衬底，所述衬底包括相邻的存储区和周边电路区；在所述衬底上形成具有多个第一硬掩膜的图形转移层，所述第一硬掩膜沿第一方向延伸，且彼此间隔设置；在所述图形转移层上形成阻挡层；在所述阻挡层上形成多个沿第二方向延伸的第二硬掩膜，所述第二硬掩膜彼此间隔设置；所述第二硬掩膜位于所述存储区上，且在靠近所述周边电路区的位置具有结构缺陷；在所述阻挡层上形成第一缓冲层，所述第一缓冲层填充具有结构缺陷的所述第二硬掩膜，且所述第一缓冲层的正投影与所述周边电路区及部分存储区重合；以所述第一缓冲层和未被所述第一缓冲层填充的第二硬掩膜作为掩膜，图案化所述阻挡层和所述图形转移层。2.根据权利要求1所述的图案化方法，其特征在于，所述第一缓冲层填充具有结构缺陷的所述第二硬掩膜的步骤，包括：在所述阻挡层上以及相邻的所述第二硬掩膜之间填充所述第一缓冲层；去除部分所述第一缓冲层，以露出所述第二硬掩膜中不具有结构缺陷的部分。3.根据权利要求1所述的图案化方法，其特征在于，所述第一缓冲层包括负光刻胶层。4.根据权利要求1所述的图案化方法，其特征在于，在所述阻挡层上形成多个沿第二方向延伸的第二硬掩膜的步骤，包括：在所述阻挡层上形成多条第一掩膜条，各所述第一掩膜条沿着所述第二方向延伸且彼此间隔设置；在各所述第一掩膜条的表面和所述阻挡层上形成隔离层；对所述隔离层进行刻蚀工艺，以形成多个所述第二硬掩膜。5.根据权利要求4所述的图案化方法，其特征在于，在所述阻挡层上形成多条第一掩膜条的步骤，包括：在所述阻挡层上形成包括由下至上依次叠置的第一介质层、第一掩膜层的第一叠层结构，所述第一叠层结构覆盖所述阻挡层；图形化位于所述阻挡层上的所述第一叠层结构，于所述阻挡层上形成多条所述第一掩膜条，相邻的所述第一掩膜条之间的间隙暴露出所述阻挡层的顶面；所述第一掩膜条位于所述存储区上。6.根据权利要求1所述的图案化方法，其特征在于，在所述衬底上形成具有多个第一硬掩膜的图形转移层的步骤，包括：在所述衬底上由下至上依次...

【专利技术属性】
技术研发人员：宛强，夏军，占康澍，李森，刘涛，徐朋辉，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：