基于NoC的高速数据采集系统与上位机通信接口控制器技术方案

本发明专利技术公开了一种基于NoC的高速数据采集系统与上位机通信接口控制器，包括多个路由器，与任一个所述路由器连接的缓存控制器资源节点和模数转换芯片，与所述缓冲控制器资源节点连接的PCIe插槽和DDRSDRAM芯片，与所述PCIe插槽连接的上位机；其中以NoC高速数据采集系统与上位机通信的缓存控制器资源节点为核心，该资源节点作为联通路由器、DDRSDRAM、PCIe接口与上位机之间数据交互的桥梁，对其内部结构和实现做出全新的设计，使得NoC高速数据采集系统结构能够满足更高速数据采集数据缓存的要求，提升NoC高速数据采集系统结构的通用性。提升NoC高速数据采集系统结构的通用性。提升NoC高速数据采集系统结构的通用性。

【技术实现步骤摘要】
基于NoC的高速数据采集系统与上位机通信接口控制器


[0001]本专利技术涉及片上网络
，尤其涉及一种基于NoC的高速数据采集系统与上位机通信接口控制器。

技术介绍

[0002]随着科学技术的发展，数据采集对模数转换芯片(Analog
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to
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Digital Converter,ADC)的采样率和分辨率等性能指标的要求越来越高。然而在工艺条件限制下，ADC的采样率和分辨率提高受限，并且国外对我国施行高性能ADC芯片禁运，多片ADC交替采集成为一种提高采样率的有效方法。现有的高速数据采集系统大部分采用总线式的时间交织采样技术，当需要拓展采集节点时，全局时钟同步将变得非常困难。
[0003]片上网络(Network
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on
‑
Chip,NoC)技术借鉴和吸收了计算机网络通信中的分组交换和路由技术，使得通信效率大幅提高。采用IP核与通信网络分离的方式，系统可重用性大大增强。采用全局异步局部同步(GloballyAsynchronous and Locally Synchronous,GALS)通信技术，避免了庞大时钟树的产生，使得时钟网络功耗得以降低。
[0004]将片上网络技术和时间交替采样技术结合实现高速数据采集，充分利用了片上网络的优点，拓展了通信带宽和速率，以及更加灵活的资源节点的扩展。其中NoC高速数据采集系统与上位机交互接口在整个高速数据采集系统中占据着重要的作用，在NoC系统设计中将其映射为资源节点，它决定着是否能将ADC采集的数据快速地缓存并传输到上位机中，对整个系统的数据吞吐率、数据传输延时以及系统功耗有着重要的影响。目前NoC高速数据采集系统与上位机交互的通信方式都直接通过接口传输到上位机中，这种方案只适用于ADC的采样速率较低的情况，当ADC的采样速率较高时，为了避免ADC采样的数据丢失，就需要使用大容量的外部存储器缓存数据。因为FPGA内部的存储器容量有限，所以不能够满足存储要求，必须外置如DDR SDRAM这种大容量的外部存储器，这就需要对NoC高速数据采集系统结构进行重新设计，故本专利技术本提出一种新的NoC高速数据采集系统与上位机通信接口控制器设计，以解决以上不足。

技术实现思路

[0005]本专利技术的目的在于提供一种基于NoC的高速数据采集系统与上位机通信接口控制器，旨在解决现有技术中的NoC高速数据采集系统结构不能满足更高速数据采集数据缓存的要求，以及NoC高速数据采集系统结构的通用性不强的技术问题。
[0006]为实现上述目的，本专利技术采用的一种基于NoC的高速数据采集系统与上位机通信接口控制器，包括多个路由器，与任一个所述路由器连接的缓存控制器资源节点和模数转换芯片，与所述缓冲控制器资源节点连接的PCIe插槽和DDR SDRAM芯片，与所述PCIe插槽连接的上位机；
[0007]所述模数转换芯片，用于进行数据采集，并将采集的数据信息进行模数转换，以及传输至对应的所述路由器；
[0008]所述路由器，用于接收所述模数转换芯片转换后的数据，并将该数据传输至所述缓存控制器资源节点；
[0009]所述缓存控制器资源节点，用于接收所述路由器传输的数据，并对其第一分析处理，待第一次分析处理完成后传输至所述DDR SDRAM芯片进行缓存，还用于将所述DDR SDRAM芯片缓存的数据经过第二次分析处理后传输至所述PCIe插槽；
[0010]所述DDR SDRAM芯片，用于接收所述缓存控制器资源节点传输的数据，并进行缓存；
[0011]所述PCIe插槽，用于接收所述缓存控制器资源节点第二次分析处理后的数据，之后传输至所述上位机；
[0012]所述上位机，用于接收所述PCIe插槽输出的数据，并进行相应的数据处理。
[0013]其中，所述路由器传输至所述缓存控制器资源节点的数据，其中数据包括微片有效标志信号和微片数据。
[0014]其中，所述缓存控制器资源节点包括依次连接的帧解析模块、DDR SDRAM IP写控制器模块、DDR SDRAM IP核、DDR SDRAM IP读控制器模块、PCIe写控制器模块和PCIe IP核，且所述帧解析模块与任一所述控制器本体连接，所述DDR SDRAM IP核还与所述DDR SDRAM芯片连接，所述PCIe IP核与所述PCIe插槽连接；
[0015]所述帧解析模块，用于解析所述路由器传输的数据，并把去掉帧头和帧尾的原始数据提取出来，再进行位宽转换，之后传输至所述DDR SDRAM IP写控制器模块；
[0016]所述DDR SDRAM IP写控制器模块，用于接收位宽转换后的原始数据，并将原始数据发送给DDR SDRAM IP核；
[0017]所述DDR SDRAM IP核，用于接收所述DDR SDRAM IP写控制器模块发送的原始数据，并将原始数据缓存到所述DDR SDRAM芯片中；
[0018]所述DDR SDRAM IP读控制器模块，用于将原始数据从控制所述DDR SDRAM芯片的所述DDR SDRAM IP核中读取出来，然后再发送至所述PCIe写控制器模块；
[0019]所述PCIe写控制器模块，用于接收所述DDR SDRAM IP核中读取出来的原始数据，并将该原始数据发送至所述PCIe IP核；
[0020]所述PCIe IP核，用于接收所述PCIe写控制器模块发送的原始数据，并通过所述PCIe插槽将数据传输至所述上位机。
[0021]其中，所述帧解析模块包括微片有效标志信号输入单元、微片数据输入单元、微片有效标志信号解析单元和微片数据解析单元，所述微片有效标志信号输入单元与所述微片有效标志信号解析单元电性连接，所述微片数据输入单元与所述微片数据解析单元电性连接；
[0022]所述微片有效标志信号输入单元，用于接收所述路由器传输的微片有效标志信号；
[0023]所述微片数据输入单元，用于接收所述路由器传输的微片数据；
[0024]所述微片有效标志信号解析单元，用于解析所述微片有效标志信号输入单元输入的微片有效标志信号，并把解析完帧头、帧尾之后进行完位宽转换后的原始数据有效标志信号传输至所述DDR SDRAM IP写控制器模块；
[0025]所述微片数据解析单元，用于解析微片数据输入单元输入的微片数据，并把解析
完帧头、帧尾之后进行完位宽转换后的原始数据传输至所述DDR SDRAM IP写控制器模块。
[0026]其中，所述DDR SDRAM IP写控制器模块包括原始数据有效标志信号接收单元、原始数据接收单元和写执行单元，所述原始数据有效标志信号接收单元和所述原始数据接收单元均与所述写执行单元连接；
[0027]所述原始数据有效标志信号接收单元，用于接收所述微片有效标志信号解析单元传输过来的原始数据；
[0028]所述原始数据接收单元，用于接收所述微片数据解析单元传输过来的原始数据有效标志信号；
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【技术保护点】

【技术特征摘要】
1.一种基于NoC的高速数据采集系统与上位机通信接口控制器，其特征在于，包括多个路由器，与任一个所述路由器连接的缓存控制器资源节点和模数转换芯片，与所述缓冲控制器资源节点连接的PCIe插槽和DDR SDRAM芯片，与所述PCIe插槽连接的上位机；所述模数转换芯片，用于进行数据采集，并将采集的数据信息进行模数转换，以及传输至对应的所述路由器；所述路由器，用于接收所述模数转换芯片转换后的数据，并将该数据传输至所述缓存控制器资源节点；所述缓存控制器资源节点，用于接收所述路由器传输的数据，并对其第一分析处理，待第一次分析处理完成后传输至所述DDR SDRAM芯片进行缓存，还用于将所述DDR SDRAM芯片缓存的数据经过第二次分析处理后传输至所述PCIe插槽；所述DDR SDRAM芯片，用于接收所述缓存控制器资源节点传输的数据，并进行缓存；所述PCIe插槽，用于接收所述缓存控制器资源节点第二次分析处理后的数据，之后传输至所述上位机；所述上位机，用于接收所述PCIe插槽输出的数据，并进行相应的数据处理。2.如权利要求1所述的基于NoC的高速数据采集系统与上位机通信接口控制器，其特征在于，所述路由器传输至所述缓存控制器资源节点的数据，其中数据包括微片有效标志信号和微片数据。3.如权利要求2所述的基于NoC的高速数据采集系统与上位机通信接口控制器，其特征在于，所述缓存控制器资源节点包括依次连接的帧解析模块、DDR SDRAM IP写控制器模块、DDR SDRAM IP核、DDR SDRAM IP读控制器模块、PCIe写控制器模块和PCIe IP核，且所述帧解析模块与任一所述控制器本体连接，所述DDR SDRAM IP核还与所述DDR SDRAM芯片连接，所述PCIe IP核与所述PCIe插槽连接；所述帧解析模块，用于解析所述路由器传输的数据，并把去掉帧头和帧尾的原始数据提取出来，再进行位宽转换，之后传输至所述DDR SDRAM IP写控制器模块；所述DDR SDRAM IP写控制器模块，用于接收位宽转换后的原始数据，并将原始数据发送给DDR SDRAM IP核；所述DDR SDRAM IP核，用于接收所述DDR SDRAM IP写控制器模块发送的原始数据，并将原始数据缓存到所述DDR SDRAM芯片中；所述DDR SDRAM IP读控制器模块，用于将原始数据从控制所述DDR SDRAM芯片的所述DDR SDRAM IP核中读取出来，然后再发送至所述PCIe写控制器模块；所述PCIe写控制器模块，用于接收所述DDR SDRAM IP核中读取出来的原始数据，并将该原始数据发送至所述PCIe IP核；所述PCIe IP核，用于接收所述PCIe写控制器模块发送的原始数据，并通过所述PCIe插槽将数据传输至所述上位机。4.如权利要求3所述的基于NoC的高速数据采集系统与上位机通信接口控制器，其特征在于，
所述帧解析模块包括微片有效标志信号输入单元、微片数据输入单元、微片有效标志信号解析单元和微片数据解析单元，所述微片有效标志信号输入单元与所述微片有效标志信号解析单元电性连接，所述微片数据输入单元与所述微片数据解析单元电性连接；所述微片有效标志信号输入单元，用于接收...

【专利技术属性】
技术研发人员：许川佩，张硕，陈帅印，胡聪，张龙，朱爱军，
申请(专利权)人：桂林电子科技大学，
类型：发明
国别省市：