仲裁器和控制仲裁器的方法以及信息处理装置制造方法及图纸

一种仲裁器和控制仲裁器的方法以及信息处理装置。在包括多个模块和仲裁该多个模块的总线访问请求的第一仲裁器的信息处理装置中，该多个模块中的至少一个包括多个子模块和第二仲裁器，该第二仲裁器仲裁该多个子模块的总线访问请求，并将该多个子模块的总线访问请求中的至少一个发送到第一仲裁器。第一仲裁器将优先权赋予发送很多总线访问请求的模块或进行先前总线访问的模块，并限制同一模块的连续访问的数量，以控制该多个模块访问总线的优先权。第二仲裁器根据每个子模块的缓冲器的空闲状态或访问类型来控制该多个子模块访问总线的优先权，由此可以仲裁该多个模块的总线访问请求，从而增加总线使用效率。

【技术实现步骤摘要】

本专利技术涉及一种用来仲裁由多个模块进行的总线访问的装置和用于控制该装置的方法。
技术介绍
当访问连接到动态随机存取存储器(DRAM)的存储器总线的多个总线主控器(bus master)每个都发送总线使用请求时，用来仲裁总线访问的仲裁器将该存储器总线使用权赋予该总线主控器中的一个，以控制(仲裁)总线使用权。在过去，从硬件的观点将总线使用权的优先权赋予总线主控器。因此，当同时从多个总线主控器发送总线使用请求时，总线仲裁器将总线使用允许信号发送到总线主控器中预定的一个，其通常是具有高优先权的总线主控器。随后，将总线使用权赋予该具有高优先权的总线主控器。例如，日本特开平09-062579号公报公开了上述技术。因此，如果从具有高优先权的总线主控器频繁地发送总线使用请求，那么具有高优先权的总线主控器获得总线使用权的比率增加。在这种情况下，具有低优先权的总线主控器难以获得总线使用权。因此，通过限制下一个总线使用请求的接收，直到将总线使用权赋予每一个接收到的总线使用请求，具有低优先权的总线主控器就可以获得总线使用权。然而，当大量总线主控器发送总线使用请求时，具有高优先权的总线主控器进行的访问数几乎与具有低优先权的总线主控器进行的访问数相同。此外，如果当使用能成组传送(burst-transfer-capable)的总线和/或连接到DRAM等的存储器总线时，频繁地将总线使用权从一个总线主控器转移到另一个总线主控器，则增加了地址设置的开销，并降低了总线使用效率。此外，当通过单个仲裁器专门执行总线使用权的仲裁时，由于总线主控器数量的增加，仲裁处理变得复杂，电路尺寸增加，并且总线的高速操作性降低。
技术实现思路
本专利技术允许总线使用权的动态控制，以提高总线的使用效率。此外，本专利技术允许以分布方式仲裁总线使用权，防止由于总线主控器的数量的增加而引起的仲裁器电路尺寸的增加，以及维持总线的高速操作性。根据本专利技术的一个方面，提供一种仲裁器，用来仲裁多个模块对总线的访问，该仲裁器包括检测单元，用来检测设置在该多个模块的每个中的缓冲器的空闲空间状态以存储数据；以及控制单元，用来根据所述每个缓冲器的空闲空间状态来控制该多个模块访问总线的优先权。根据本专利技术的另一方面，提供一种仲裁器，用来仲裁多个模块对总线的访问，该仲裁器包括请求队列，用来堆叠从该多个模块中的每一个发送的至少一个总线访问请求；检测单元，用来检测堆叠在该请求队列上的所述至少一个总线访问请求的数量；以及控制单元，用来根据该多个模块中的每一个的总线访问请求的数量，来控制访问总线的优先权。根据本专利技术的另一方面，提供一种信息处理装置，包括多个模块；以及第一仲裁单元，用来仲裁从该多个模块发送的总线访问请求；其中，至少一个模块包括多个子模块；以及第二仲裁单元，用来仲裁从该多个子模块发送的总线访问请求，并将从该多个子模块发送的总线访问请求中的至少一个发送到该第一仲裁单元。根据本专利技术的另一方面，提供控制仲裁器的方法，该仲裁器用来仲裁多个模块对总线的访问，该方法包括以下步骤检测设置在该多个模块的每一个中的缓冲器的空闲空间状态以存储数据；以及根据所述每个缓冲器的空闲空间状态来控制访问总线的优先权。根据本专利技术的另一方面，提供一种控制仲裁器的方法，该仲裁器用来仲裁多个模块对总线的访问，该方法包括以下步骤检测从该多个模块中的每一个发送的至少一个总线访问请求的数量，该总线访问请求被堆叠在堆叠从该多个模块的每一个发送的总线访问请求的请求队列上；以及根据该多个模块中的每一个的总线访问请求数量来控制对总线访问的优先权。根据本专利技术的另一方面，提供一种存储在计算机可读存储介质上的计算机可执行的处理步骤，该计算机可执行的处理步骤执行上述方法。通过以下(参考附图)对典型实施例的说明，本专利技术的其它特征将变得很明显。附图说明图1是示出根据本专利技术第一实施例的图像处理装置的结构的例子的框图；图2是详细示出图像处理模块的结构的例子的框图；图3是示出在子模块之间执行数据传送的时序图；图4是示出图像处理模块中的仲裁器的操作算法的流程图；图5是示出图像处理装置中的仲裁器的操作算法的流程图；图6是示出用于限制连续总线访问的算法的流程图；图7是示出根据本专利技术第二实施例的图像处理模块的结构的例子的框图；图8是示出根据本专利技术第二实施例的仲裁器的操作算法的流程图。具体实施例方式以下，参考附图对本专利技术的典型实施例进行详细说明。第一实施例图像处理装置的结构首先，对用来执行各种类型图像处理过程并向外发送图像信号的图像处理装置的例子进行说明。图1是示出根据本专利技术第一实施例的图像处理装置的示例结构的框图。图1中，中央处理单元(CPU)1根据存储在只读存储器(ROM)2中的程序，通过使用动态随机存取存储器(DRAM)7作为工作存储器，控制整个图像处理装置。此外，CPU 1通过CPU总线1a与ROM 2、总线桥3、以及输入/输出(I/O)端口9连接。仲裁器5仲裁CPU 1通过总线桥3对DRAM 7进行的访问以及n个图像处理模块4(其中，保持表达式n≥1且n为整数)对DRAM7进行的访问。此外，DRAM 7具有DRAM接口(I/F)6。此外，图像处理模块4中的一个，例如，图1中所示的图像处理模块4n，通过头接口(I/F)8连接到喷墨打印机的打印头。图1中，CPU 1和图像处理模块4共享DRAM 7。然而，可以将CPU 1专用的随机存取存储器(RAM)(未示出)连接到CPU总线1a，以维持并增加图像处理装置的性能。处理操作CPU 1接收从I/O端口9发送来的用于根据存储在ROM 2中的程序进行处理的图像数据，并通过总线桥3、仲裁器5、和DRAM I/F6将该图像数据存储在DRAM 7中。接着，CPU 1设置图像处理模块4a的配置寄存器，使得图像处理模块4a工作。图像处理模块4a执行预定处理。在读取或写入设置在配置寄存器中的用于处理的数据后，图像处理模块4a产生中断并将其发送到CPU 1，以通知CPU 1该处理被完成。一旦接收到该中断，CPU 1就分析该中断产生的原因。当完成了由图像处理模块4a执行的读取处理时，CPU 1设置下一个用于处理的数据，并使图像处理模块4a继续执行处理。此外，当完成了由图像处理模块4a执行的写入处理时，CPU 1设置存储下一个用于处理的数据的位置，使图像处理模块4a继续执行处理，为下一个图像处理模块4b设置配置寄存器，并使图像处理模块4b工作。图像处理模块4b执行预定处理。在读取或写入设置在配置寄存器中的用于处理的数据后，图像处理模块4b产生中断并将其发送到CPU 1，以通知CPU 1该处理结束。一旦接收到该中断，CPU 1就分析该中断产生的原因。当完成了由图像处理模块4b执行的读取处理时，CPU 1设置下一个用于处理的数据，并使图像处理模块4b继续执行处理。此外，当完成了由图像处理模块4b执行的写入处理时，CPU 1设置存储下一个用于处理的数据的位置，使图像处理模块4b继续执行处理，为下一个图像处理模块4c设置配置寄存器，并使图像处理模块4c工作。这样，在完成了由预定图像处理模块执行的前面的处理后，立即起动下一个图像处理模块，并将用于处理的数据发送到该下一个图像处理模块。通过重复执行上述操作，可以形成以图像处理模块为单位的流本文档来自技高网...

【技术保护点】
一种仲裁器，用来仲裁多个模块对总线的访问，该仲裁器包括：检测单元，用来检测设置在该多个模块的每个中的缓冲器的空闲空间状态以存储数据；以及控制单元，用来根据所述每个缓冲器的空闲空间状态来控制该多个模块访问总线的优先权。

【技术特征摘要】
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【专利技术属性】
技术研发人员：石川尚，
申请(专利权)人：佳能株式会社，
类型：发明
国别省市：JP[日本]