提供一接口单元（１），该接口单元包括多个处理器核（１１，１２，１Ｎ）并用于ＪＴＡＧ测试与调试进程。该接口单元具有可以将测试与调试命令转变为控制信号的一逻辑单元。所述控制信号被施加给耦合到一处理器／核的电源状态机。由此可控制所述电源状态机的状态，从而控制关联的处理器／核的参数，即所述处理器／核的电源和时钟参数。此外，所述逻辑单元可产生使能开关的控制信号，开关可控制地选择将ＴＲＳＴ信号和ＴＭＳ信号施加给所述处理器／核的ＴＡＰ单元（１１１，１２１，１Ｎ１）。这种能力允许每个处理器／核的ＴＡＰ单元被同步。
【技术实现步骤摘要】
【国外来华专利技术】【0001】本专利技术一般涉及芯片上多个处理器的测试与调试，且更具体地涉及将与每个处理器关联的测试访问端口(TAPs)耦合到外部测试与调试单元。更明确地，本专利技术涉及对测试与调试进程所选参数的控制。
技术介绍
【0002】现今的数字信号处理器、微处理器和复杂逻辑核便于通过被称为JTAG(Joint Test Action Group，联合测试行动小组)接口的限制的引脚接口(limited pin interface)进行测试。这种接口遵照IEEE 1149.1测试访问端口(TAP)协议和需求。现代处理器单元通常使用JATG接口来提供对内电路模拟(ICE)逻辑的访问以便于对嵌入式处理器或逻辑系统级芯片(system-on-a-chip)设计进行调试。处理器单元通常具有多个处理器/核，每个处理器/核具有其各自的TAP。【0003】在IEEE 1149.1规范具有的两种方式中，多个TAPs可以连接到一起。在并行配置中，单个TDI(测试数据输入)输入信号连接到系统中每个TAP的TDI输入。与此类似，来自所有处理器/核的TDO(测试数据输出)输出信号被线连接在一起。每个TAP的单独TMS控制信号用于独立驱动每个TAP状态。控制器确保每次只有一个TAP被置于其响应TDI输入信号并传送TDO输出信号的状态中。【0004】并行配置的问题是每个TAP需要其各自的TMS(测试模式选择)控制信号。在具有多个处理器/核的系统级芯片上，这种配置将需要装置上有多个引脚。此外，这些引脚的每一个都需要耦合到JTAG控制器。这种耦合需要处理器单元板上的附加信号以及连接到JTAG控制器的连接器。这种对多个TAP问题的解决方案不便于升级。因为在同一时刻只有一个TAP可以驱动其TDO输出，同时并行方案解决方案也不便于联合模拟(co-emulation)，其中多个TAP需要通过TAP状态机同时驱动。-->【0005】使用这种并行配置，可以在维持对有效TAP执行扫描能力的同时将一个或多个TAP关闭或停止供电。但是，一旦一TAP无效，则控制器将无法唤醒该模块及重新使能扫描。【0006】串联配置是连接多个TAP的较为通用的配置。该配置要求所有TAP使用相同的时钟进行计时并且一个TAP的串联输出用作系统中下一个TAP的串联输入。这种配置支持调试和测试进程。【0007】串联测试配置存在多个问题。第一，如果将该系列中一个TAP电源切断，则控制器无法将数据移入活移出与切断电源的TAP串联的任何TAP。一旦一个TAP电源切断，扫描控制器将无法唤醒休眠模块。第二个问题是所有TAP必须以相同的频率进行计时。结果，最大时钟频率受到系统中最慢组件的限制。ARM Ltd的可合成ARM处理器使该问题更为严峻，因为JTAG TCK(测试时钟)时钟信号必须使用ARM处理器的功能性(functional)时钟进行同步。这种被称为RTCK信号的被同步TCK信号，其可用作与ARM处理器串联的所有其它组件的TCK信号。因此，如果ARM时钟以低频率运行或被关闭，则无法通过与该核串联的任何TAP进行扫描。【0008】串联配置的TAP存在的另一问题是要访问一个特定TAP，控制器必须通过所有串联的TAP进行扫描。该特征使得难于升级(scaling)。系统甚至系统级芯片可以具有数百个处理器。这种复杂性导致扫描路径的长度达到数千比特。长扫描路径明显降低所选处理器核的调试速度。【0009】串联配置还在产品测试方面存在问题。典型地，产品测试中使用的测试向量针对单个TAP而写入。该测试装备不具有了解其它TAP可以先于或跟随JTAG串联中测试的TAP的自动化方法。对于每个系统，这些测试向量必须被重写以适应串联的多个TAP。【0010】为了保护在嵌入式装置上被处理的秘密信息，一些装置被配备安全特征以阻止对一些数据的查看。系统上的安全特征还可用于保护知识产权，诸如算法、驱动器或其它软件。由于调试进程使用处理器上的TAP访问ICE逻辑，所以安全逻辑通常禁用受保护核上的TAP。在过去的设计中，TAP通过选通(gating)TAP时钟信号即TCLK信号被禁用。【0011】选通TCLK信号存在几个问题。第一，选通装置级TCLK信号-->阻止调试和测试进程访问所有TAP，从而阻止访问系统中的所有处理器/核。这种简单的技术在阻止其它系统可见的同时不允许被保护系统可见。即使TCLK信号在靠近处理器/核的TAP时被选通，这种实现也不会有所帮助，这是因为TAP被串行连接。对于要穿过系列TAP来实现的位移，TCLK信号必须使能链中的所有TAP。第二个问题是阻止系统可见与调试进程设法使系统完全可见的要求是直接冲突的。需要一种方法用于选择性地且动态地启动或禁用对系统中所有TAP的访问。【0012】参见图1，示出了根据现有技术测试制作在电路板1上的多个处理器/核11-1N的配置。处理器/核11-1N的每个分别包括测试访问端口(TAP)单元111-11N。控制处理器/核11-1N的主处理单元3，与模拟单元2交换信号。模拟单元2将从主处理单元接收的信号格式化，并将产生的信号施加给TAP单元11-1N。每个TAP单元11-1N接收TMS信号、TCLK信号和TRST信号。对于TDI和TDO信号，TAP单元相被串联耦合，该TDI信号被串联地施加给第一TAP单元11，而该TDO信号被串联地从最后的TAP单元1N接收。【0013】参见图2，示出了根据现有技术的TAP单元20的方块图。TAP单元20包括状态机21。该状态机产生控制TAP单元21的排序和行为的控制信号以响应TMS信号、TRST信号和TCLK信号。TDI信号被施加给开关单元23。开关23将TDI信号导向IR寄存器25或DR寄存器26-2N中的一个。寄存器的输出信号被施加给多路复用器24，该多路复用器24的输出是TDO信号。当TDI被施加给IR寄存器25时，IR寄存器的内容被施加给逻辑单元22。逻辑单元22提供指定测试和调试行为的控制信号。【0014】TAP单元20的运行可被尽可能概括。一值被输入IR寄存器25。为了响应该值，由逻辑单元22产生的控制信号执行一行为。值在IR寄存器中的计算结果可能是将值从DR寄存器传送给处理器/核中的寄存器或可能导致将值从处理器/核寄存器中的寄存器传送给DR寄存器。IR寄存器25中的一预定值导致在位旁路(bit-by-pass)寄存器29中设置逻辑“1”。因此，在多个TAP单元的示例本文档来自技高网...
【技术保护点】
一种控制处理器／核的参数的装置，该装置包括： 耦合到所述处理器／核的状态机，所述状态机控制所述处理器／核的所选参数，所述状态机识别所述处理器／核的所选参数。 耦合到所述状态机的逻辑单元，所述逻辑单元提供迫使所述状态机进入预定状态 以响应测试与调试进程的控制信号，所述预定状态具有所选参数。
【技术特征摘要】
【国外来华专利技术】US 2006-4-26 11/411,6831.一种控制处理器/核的参数的装置，该装置包括：
耦合到所述处理器/核的状态机，所述状态机控制所述处理器/核的所
选参数，所述状态机识别所述处理器/核的所选参数。
耦合到所述状态机的逻辑单元，所述逻辑单元提供迫使所述状态机
进入预定状态以响应测试与调试进程的控制信号，所述预定状态具有所
选参数。
2.根据权利要求1所述的装置，其中所选参数包括至少一个所述处
理器/核的电源和时钟参数，所述装置包括：
响应第一测试指令的所述逻辑单元，所述逻辑单元产生第一控制信
号；和
耦合到所述处理器/核的所述状态机，所述状态机确定至少一个所述
电源和时钟参数，其中所述第一控制信号迫使状态机进入预先选择的状
态。
3.根据权利要求1或2所述的装置，进一步包括耦合到所述逻辑单
元的寄存器单元，所述寄存器存储至少一个所述状态机的所述状态的选
择的参数。
4.根据权利要求3所述的装置，其中测试命令由测试单元产生，其
中至少一个参数从所述寄存器单元传送给所述测试单元以响应第二测试
命令，所述第一控制信号被产生以响应所述至少一个参数。
5.根据权利要求2所述的装置，进一步包括耦合到所述处理器/核的
开关单元，所述开关单元具有施加给所述开关单元的一输入端的复位信
号，所述复位信号被施加给所述处理器/核以响应来自所述逻辑单元的第
二控制信号。
6.根据权利要求1或2所述的装置，其中所述进程是JTAG进程。
7.根据权利要求1或2所述的装置，其中所述处理器/核包括一TAP
单元，所述装置进...
【专利技术属性】
技术研发人员：RA麦高恩，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：US[美国]
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