具有相位检测的存储器接口电路制造技术

本发明专利技术提供了诸如带有存储器接口电路的可编程逻辑器件集成电路这样的集成电路。存储器接口电路在一系列的假读（ｄｕｍｍｙ　ｒｅａｄ）操作期间测量相关存储器的时序特性。多路复用器和相位检测器用于测量与系统时钟信号相比的存储器组时钟信号的相移。存储器接口电路利用这些测量值来调节延迟锁定环电路。该延迟锁定环电路产生捕获时钟，该捕获时钟被用于从存储器读取数据。

【技术实现步骤摘要】
【国外来华专利技术】【001】本申请要求于2006年4月7日提交的第60/790,280号美国临时专利申请和2006年7月17日提交的第11/488,199号美国专利申请的优先权。
【002】本专利技术涉及用于集成电路诸如可编程逻辑器件集成电路的存储器接口电路，更具体地，涉及具有用于调节时钟信号的相位检测器和延迟锁定环的存储器接口电路。
技术介绍
【003】可编程逻辑器件是一种能够由用户来编程以实现所需的定制逻辑功能的集成电路。在典型情况下，逻辑设计者使用计算机辅助的设计工具来设计定制逻辑电路。当设计过程完成时，工具生成配置数据。配置数据被下载到可编程逻辑器件中，以便将该器件配置成执行定制逻辑电路的功能。【004】在典型的系统中，可编程逻辑器件集成电路被安装到带有存储器芯片和其它集成电路的电路板上。当对存储器执行读写操作时，时序是很关键的。因为可编程逻辑器件是以许多不同的方式配置的，并且被安装到许多不同类型的板上，将可编程逻辑器件与存储器互连起来的线路的长度可能在各系统之间互不相同。因此，通常不太可能提前确切地知道可编程逻辑器件与存储器之间的数据和时钟路径将如何完成任务。在一些系统中，数据和时钟路径可具有一个时序特性的集合，而在其它系统中，数据和时钟路径可具有不同的时序特性的集合。【005】为了适应由于不同的系统环境而造成的时序性能的变化，传统的可编程逻辑器件使用许多可变的延迟链电路来处理由存储器生成的数据和时钟信号。尽管在许多情况下这种方法可能是令人满意的，-->但在可编程逻辑器件中，使用许多可变延迟链电路易于耗费相对大量的电路资源。【006】希望能够提供充分利用芯片上资源的集成电路，诸如带有存储器接口电路的可编程逻辑器件集成电路。
技术实现思路
【007】根据本专利技术，提供诸如可编程逻辑器件集成电路的集成电路，该集成电路具有存储器接口电路。存储器接口电路通过执行一系列的假读(dummy read)操作来对存储器执行时序特性测量。在每个假读操作期间，存储器组提供数据信号和相应的时钟信号。存储器接口电路系统使用相位检测器来比较来自存储器组的时钟信号和系统时钟。在以这种方式测量所有组之后，由存储器接口电路中的存储器控制器计算出平均相移值。【008】存储器控制器将平均相移值提供给延迟锁定环电路。延迟锁定环电路使系统时钟偏移与平均相移相等的量从而产生捕获时钟。在正常读取操作期间捕获时钟被使用。在从存储器读取数据时，捕获时钟被用于对数据捕获寄存器的输入进行计时(clock)。来自数据捕获寄存器的数据经由再同步寄存器被按路径发送给集成电路上的处理逻辑。【009】根据附图和以下对优选实施例的详细描述，本专利技术的其它特征、本专利技术的本质和各种优点将会更明显。附图说明【010】图1是根据本专利技术的示例性可编程逻辑器件的图。【011】图2是示出根据本专利技术的可编程逻辑器件集成电路如何使用存储器接口电路与存储器连接的图。【012】图3是根据本专利技术的与存储器芯片通过接口连接的可编程逻辑器件集成电路中的传统存储器接口电路的图。【013】图4是示出当使用图3所示类型的传统可编程逻辑器件集成电路与集成电路存储器通过接口连接时时钟和数据信号的相对时序的图。-->【014】图5是根据本专利技术的示例性系统的图，在该示例性系统中，带有存储器接口电路的可编程逻辑器件集成电路与存储器进行交互。【015】图6是根据本专利技术可与图5的可编程逻辑器件集成电路存储器接口电路一起使用的类型的示例性锁相环电路的图。【016】图7是根据本专利技术可与图5的可编程逻辑器件集成电路存储器接口电路一起使用的类型的示例性可调的延迟锁定环电路的图。【017】图8是示出根据本专利技术当使用可编程逻辑器件集成电路中的存储器接口电路从存储器中读取数据时的示例性的一组数据与时钟信号之间的相对时序的图。【018】图9是根据本专利技术在建立和使用图5中所示类型的可编程逻辑器件集成电路存储器接口时所包括的示例性步骤的流程图。具体实施方式【019】本专利技术涉及具有与诸如随机存取存储器(RAM)的存储器通过接口连接的存储器接口电路的集成电路。这些集成电路可以是数字信号处理器、微处理器、专用集成电路或任何其他适当的集成电路。在一种特别适当的配置的情况下，与存储器通过接口相连接的集成电路是可编程逻辑器件集成电路或含有可编程电路的其他可编程集成电路。可以使用配置数据来对这样的集成电路中的可编程电路进行编程。诸如可编程逻辑器件的集成电路在多种系统环境中使用，所以这些集成电路易于从本专利技术的存储器接口电路的可调时序能力中受益。【020】图1中示出根据本专利技术的示例性可编程逻辑器件10。可编程逻辑器件10可具有输入/输出电路12，输入/输出电路12用于驱动离开器件10的信号并用于经由输入/输出引脚14从其他器件接收信号。诸如全局和局部竖直和水平导线和总线这样的互连资源16可用于按路径传递器件10上的信号。互连资源16包括固定的互连(导线)和可编程互连(即，各个固定互连之间的可编程连接)。可编程逻辑18可包括组合逻辑电路和时序逻辑电路。例如，可编程逻辑18可包括查找表、寄存器和多路复用器。可编程逻辑18可被配置成执行定制的逻辑功能。与互连资源相关联的可编程互连可被当作是可编程逻辑18的一部分。-->【021】可编程逻辑器件包含可编程元件20。一些可编程逻辑器件是通过使用掩模编程装置(mask programming arrangement)配置它们的可编程元件20来进行编程的。经掩模编程的器件是在半导体制造期间配置的。其他的可编程逻辑器件是在已经完成半导体制造操作之后被配置的(例如，使用电编程或激光编程来对它们的可编程元件进行编程)。通常，可编程元件20可以基于任何适当的可编程技术，诸如，熔合、反熔合、电可编程只读存储器技术、随机存取存储单元、掩模编程的元件等。【022】许多可编程逻辑器件是被电编程的。利用电编程装置，可编程元件20可以由存储单元构成。在编程期间，利用引脚14和输入/输出电路12，配置数据被加载到存储单元中。存储单元典型的是随机存取存储器(RAM)单元。因为RAM单元被加载有配置数据，所以它们有时也被称为配置RAM单元(CRAM)。【023】每个可编程元件20提供相应的静态控制输出信号，其控制可编程逻辑18中相关联的逻辑部件的状态。输出信号典型地被施加到金属氧化物半导体(MOS)晶体管的栅极。【024】可利用任何适当的架构来组织器件10的电路。作为一个例子，可编程逻辑器件10的逻辑可以组织成较大的可编程逻辑区域的一系列的行和列的形式，其中每个较大的可编程逻辑区域含有多个较小的逻辑区域。器件10的逻辑资源可由诸如相关联的竖直和水平导体的互连资源16互相连接。这些导体可包括基本上跨越整个器件10的全局导线、跨越器件10的一部分的诸如半线(half-line)或四分之一线(quarter line)的部分线路，特定长度(例如，足以将几个逻辑区互相连接起来)的交叉线、较小的局部线，或任何其他适当的互连资源布置。如果需要，器件10的逻辑可布置成更多的级别或层次，其中多个大区域被互连以形成更大的逻辑部分。其他的器件布置可以使用没有布置成行和列的逻辑。【025】在典型的系统中，诸如器件10的集成电路被安装到带有集成电路存储器芯本文档来自技高网...

【技术保护点】
一种连接到在读取操作期间产生多个存储器时钟信号和多个相应的存储器数据信号的存储器的可编程逻辑器件，该可编程逻辑器件包括：　电路系统，其处理所述存储器时钟信号中的每一个以确定将系统时钟信号延迟的平均量从而捕获所有的所述存储器数据信号，该 电路系统还发布相应的平均延迟控制信号；　延迟锁定环电路，其接收所述系统时钟信号，接收所述相应的平均延迟控制信号，并将所述系统时钟信号移动所述平均量从而产生捕获时钟；和　数据捕获寄存器，其具有接收所述捕获时钟的时钟输入，并捕获来自 所述存储器的所有存储器数据信号。

【技术特征摘要】
【国外来华专利技术】US 2006-4-7 60/790,280;US 2006-7-17 11/488,1991.一种连接到在读取操作期间产生多个存储器时钟信号和多个相应的存储器数据信号的存储器的可编程逻辑器件，该可编程逻辑器件包括：电路系统，其处理所述存储器时钟信号中的每一个以确定将系统时钟信号延迟的平均量从而捕获所有的所述存储器数据信号，该电路系统还发布相应的平均延迟控制信号；延迟锁定环电路，其接收所述系统时钟信号，接收所述相应的平均延迟控制信号，并将所述系统时钟信号移动所述平均量从而产生捕获时钟；和数据捕获寄存器，其具有接收所述捕获时钟的时钟输入，并捕获来自所述存储器的所有存储器数据信号。2.如权利要求1所述的可编程逻辑器件，还包括锁相环电路，该锁相环电路接收参考时钟并锁定到所述参考时钟上并向所述延迟锁定环电路供应所述系统时钟。3.如权利要求1所述的可编程逻辑器件，还包括锁相环电路，该锁相环电路接收参考时钟并锁定到所述参考时钟上并向所述延迟锁定环电路供应所述系统时钟，其中所述锁相环电路包含反馈路径，该反馈路径包括除法器，其中所述除法器将所述反馈路径上的信号除以一个由整数设置建立的整数量，并且其中所述除法器包含可编程元件，这些可编程元件加载有配置数据以调节所述除法器的所述整数设置。4.如权利要求1所述的可编程逻辑器件，其中处理所述存储器时钟信号中的每一个以确定将所述系统时钟信号延迟的平均量的电路系统包括相位检测器，该相位检测器系统地接收所述存储器时钟信号中的每一个。5.如权利要求1所述的可编程逻辑器件，其中处理所述存储器时钟信号中的每一个以确定将所述系统时钟信号延迟的平均量的电路系统包括：供应时钟的锁相环电路；多路复用器，其具有多个输入，每个输入接收各自一个所述存储器时钟信号，所述多路复用器具有被施加控制信号的控制端，并具有输出，所述多个输入中选定的一个根据所述控制信号按路径传递到该输出；和具有第一和第二输入和一个输出的相位检测器，其中所述第一输入从所述锁相环电路接收所述时钟，其中所述第二输入接收所述多路复用器的输出，而且其中所述相位检测器比较所述第一输入和所述第二输入并将相应的相位误差信号供应给所述输出。6.如权利要求1所述的可编程逻辑器件，其中处理所述存储器时钟信号中的每一个以确定将所述系统时钟信号延迟的平均量的电路系统包括：供应时钟的锁相环电路；多路复用器，其具有多个输入，每个输入接收各自一个所述存储器时钟信号，所述多路复用器具有被施加控制信号的控制端，并具有输出，所述多个输入中选定的一个根据所述控制信号按路径传递到该输出；具有第一和第二输入和一个输出的相位检测器，其中所述第一输入从所述锁相环电路接收所述时钟，其中所述第二输入接收所述多路复用器的输出，而且其中所述相位检测器比较所述第一输入和所述第二输入并将相应的相位误差信号供应给所述输出；和存储器控制器，其向所述多路复用器的控制端供应所述控制信号，并在系统地调节所述控制信号的同时从所述相位检测器的输出接收所述相位误差信号。7.如权利要求1所述的可编程逻辑器件，其中处理所述存储器时钟信号中的每一个以确定将所述系统时钟信号延迟的平均量的电路系统包括：供应时钟的锁相环电路；多路复用器，其具有多个输入，每个输入接收各自一个所述存储器时钟信号，所述多路复用器具有被施加控制信号的控制端，并具有输出，所述多个输入中选定的一个根据所述控制信号按路径传递到该输出；具有第一和第二输入和一个输出的相位检测器，其中所述第一输入从所述锁相环电路接收所述时钟，其中所述第二输入接收所述多路复用器的输出，而且其中所述相位检测器比较所述第一输入和所述第二输入并将相应的相位误差信号供应给所述输出；和存储器控制器，其向所述多路复用器的控制端供应所述控制信号，并在系统地调节所述控制信号的同时从所述相位检测器的输出接收所述相位误差信号，其中所述存储器控制器通过根据来自所述相位检测器的所述相位误差信号计算所述平均量来产生所述平均延迟控制信号，所述存储器控制器还具有将所述平均延迟控制信号供应给所述延迟锁定环电路的平均延迟输出。8.如权利要求1所述的可编程逻辑器件，其中，所述存储器被组织成多个存储器组，其中在数据读取操作期间每个存储器组产生所述存储器时钟信号中相关联的一个和相关联的存储器数据信号组，并且其中处理所述存储器时钟信号中的每一个的电路系统包括：相位检测器和存储器控制器电路系统，其使用相位误差测量来确定每个所述存储器时钟信号相对给定的时钟信号偏移多少并基于所述相位误差测量来产生所述平均延迟控制信号，其中所述数据捕获寄存器被组织成多个集合，数据捕获寄存器的每个集合接收与相应的一个存储器组相关联的存储器数据信号组。9.如权利要求1所述的可编程逻辑器件，还包括：锁相环电路，其产生所述系统时钟和附加系统时钟，其中所述系统时钟相对所述附加系统时钟移动九十度；和相位检测器，其在所述存储器时钟信号中的每一个与所述附加系统时钟之间做出相位比较。10.一种利用集成电路来从具有多个存储器组的存储器中读取数据的方法，每个存储器组具有相关联的存储器时钟信号和相关联的一组存储器数据信号，这些存储器数据信号与该存储器组的存储器时钟信号同相，所述方法包括：通过比较所述存储器时钟信号中的每一个与系统时钟，使用所述集成电路来进行相位误差测量；基于所述相位误差测量利用所述集成电路来计算延迟值；利用...

【专利技术属性】
技术研发人员：AH伯尼，SK洽格里阿，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：US[美国]