本发明专利技术提供一种用于总线系统的预取装置、预取系统及预取数据方法，特别涉及一种用于总线系统的预取数据方法。首先，一预取地址产生器依据一主控单元传送的一地址信号，产生一预取地址信号，并将该预取地址信号传送至一第一选择电路。当该主控单元传送的信号指示目前传输与上一笔传输的地址信号相关，且目前传输与上一笔传输的控制信号相同时，或当该主控单元传送的信号指示目前传输与上一笔传输的地址信号与控制信号皆无关，且符合一命中条件时，一预取控制器控制该第一选择电路将该预取地址信号传送至一受控单元，并控制一第二选择电路，将来自该受控单元的一预取数据传送至该主控单元。本发明专利技术不仅增快了读取的速度，也可提升总线的效能。
【技术实现步骤摘要】
本专利技术有关于预取数据，特别有关于总线系统的预取数据 装置与方法。
技术介绍
先进高性能总线(Advanced High-performance Bus, AHB) 是先进微控制器总线架构(Advanced Microcontroller Bus Architecture, AMBA)的一种，其特性包括支持爆发式传送 (Burst transfers )、支持分割4专送(Split transactions),不4吏用三 态门的实现方式(Non-tristate implementation),支持多个主控单 元(Master)、更宽的数据传输线结构以及单 一 周期主控单元交 移。这些特性使先进高性能总线可以满足高性能、高时脉频率 系统的需求。先进高性能总线系统主要是由主控单元(Master)、 受控单元(Slave)、基础架构(Infrastructure)三部分组成。整个先 进高性能总线上的传输(Transfer)都是由主控单元发出，由受控 单元负责回应。图l为已知先进高性能总线系统的信号时序图。如图l所示， M—HTRANS为主控单元传输的控制信号，指示主控单元传输信 号的类型，包括闲置(Idle)、忙碌(Busy)、连续(Sequential)及 非连续(Non-sequential)四种。M—HADDR为主控单元传送的地 址信号，M—HRDATA为主控单元接收的读取数据，M—HWRITE 为主控单元发送的控制信号指示读取或写入，S—HADDR为受控 单元收到的地址信号，S—HRDATA为受控单元回应的读取数据。 在时脉周期T1时，主控单元发出的M—HTRANS信号指示目前传 输类型是非连续的(Non-sequential)，即指示目前传输的地址信号和控制信号与上一笔传输无关。此外，主控单元发出的地址信号M—HADDR及读写信号M—HWRITE指示读取地址AO的数 据。接着，在时脉周期T2时，主控单元再发送信号指示读取地 址A1的数据。同时，受控单元在脉周期T2时收到地址信号A0，而主控单元在时脉周期T 5时收到数据D 0 。然后在时脉周期T 6 时，受控单元收到地址信号Al,并在时脉周期T7时回应数据D1 给主控单元，而主控单元在T8时收到数据D1。在已知的先进高 性能总线系统中，主控单元在时脉周期T1时发出读取地址A0 的数据的信号，而在时脉周期T5时主控单元收到数据D0，其间 相隔了4个时脉周期，且主控单元在时脉周期T2时所发出的读 取地址为A1的数据的信号，更是隔了6个时脉周期，主控单元 才在时脉周期T8时收到数据D1。由此可知，已知的先进高性能 总线系统在数据读取速度上仍有进步空间。
技术实现思路
有鉴于此，本专利技术提供一种用于总线系统中，预取数据的 装置与方法，以提高总线系统读取数据的速度，进而提升总线 系统的效能。本专利技术提供一种用于总线系统的预取装置，包括 一预取 控制器、 一预取地址产生器、 一第一选择电路、 一第二选择电 路、 一第一暂存器组及一第二暂存器组。其中该第一选择电路 连接至一主控单元、该预取地址产生器及该第一暂存器组，用 于接收来自该主控单元及该预取地址产生器的信号，并在该预 取控制器的控制之下，从输入信号中选择其中之一输出至该第 一暂存器组。该第二选择电路连接至一受控单元、该第二暂存 器组及该主控单元，用于接收来自该受控单元及该第二暂存器9组的信号，并在该预取控制器的控制之下，从输入信号中选择 其中之一输出至该主控单元。该预取地址产生器依据该主控单 元所传送的一地址信号，产生一预取地址信号，并将该预取地 址信号传送到该第 一 选择电路，其中该预取地址信号可为多个 预取地址信号。在本实施例中，该预取控制器还包括一地址储 存空间，用于4诸存一特殊地址，其中该特殊地址可为单个地址 或地址范围，且该特殊地址可为多个特殊地址。当该主控单元 发送的该地址信号符合该特殊地址时，该预取控制器控制该预 取地址产生器不产生预取地址信号。当该主控单元传送的信号指示目前传输的地址信号与上一 笔传输的地址信号相关，且目前传输的控制信号与上一笔传输 的控制信号相同时，或当该主控单元传送的信号指示目前传输 的地址信号及控制信号皆与上 一 笔传输的地址信号及控制信号 无关，且符合一命中条件时，该预取控制器控制该第一选择电 路，将来自该预取地址产生器产生的该预取地址信号传送至该 第一暂存器组中暂存，再传送至该受控单元，并且该预取控制 器控制该第二选择电路将来自该第二暂存器组的该受控单元回 应的 一预取数据传送至该主控单元。其中该命中条件为该受控单元收到的S—HADDR、 S—HWRITE及S—HSIZE信号皆和该主控 单元传输的M—HADDR、 M—HWRITE及M—HSIZE信号相同，其 中M—HADDR为主控单元传送的地址信号，M—HWRITE为主控 单元发送的控制信号指示读取或写入，IVLHSIZE为主控单元发 送的控制信号指示传送数据的大小。当传送至该主控单元的该 预取数据可对应于该主控单元传送的该地址信号时，该预取控 制器会发送一执行传输信号给该主控单元，使得该主控单元接 收目前传输的该预取数据。反之，当传送至该主控单元的该预 取数据无法对应于该主控单元传输的该地址信号时，该预取控制器发送一延迟传输信号给该主控单元，使得该主控单元忽略 目前传输的该预取数据。于本实施例中，该预取装置为先进高 性能总线桥接器。本专利技术亦提供一种用于总线系统的预取系统，该预取系统包括 一完全连结系统、n个主控单元及n个第一装置，其中该 完全连结系统还包括n个第一路由器、n个仲裁器及n个预取装 置。该n个第一路由器的每一个第一路由器分别连接至该n个主 控单元的一个主控单元，且该n个第一路由器中的每一个第一路 由器皆与该n个仲裁器中的每一个仲裁器相连接，而该n个预取 装置的每一个预取装置则分别连接至该n个仲裁器的一个仲裁 器，及该n个第一装置的一个第一装置。其中该n个仲裁器用于 仲裁所接收信号的传送顺序，该n个第 一 路由器用于依据所接收 到信号中的地址信息，将来自该n个主控单元的信号传送至对应 的该n个仲裁器，或将来自该n个仲裁器的信号传送至对应的该n 个主控单元。该n个预取装置中的每一个预取装置，还包括一 预取控制器、 一预取地址产生器、 一第一选择电路、 一第二选 择电路、 一第一暂存器组及一第二暂存器组。其中该第一选择 电路连接至对应的该n个仲裁器、该预取地址产生器及该第一暂 存器组，用于接收来自该预取地址产生器的信号及来自对应的 该主控单元，通过该n个第一路由器及该n个仲裁器传送的信号， 并在该预取控制器的控制之下，从输入信号中选择其中之 一 输 出至该第一暂存器组。该第二选择电路连接至对应的该n个第一 装置、该第二暂存器组及对应的该n个仲裁器，用于接收来自对 应的该n个第一装置及该第二暂存器组的信号，并在该预取控制 器的控制之下，从输入信号中选择其中之 一 输出至对应的该n 个仲裁器。该预取地址产生器依据来自对应的该n个主控单元， 通过该n个第一路由器及该n个仲裁器所传送的一地址信号，产生一预取地址信号，并将该预取地址信号传送到该第一选择电 路，其中该预取地址信号可为多个预取地址信号。于本实施本文档来自技高网...
【技术保护点】
一种用于总线系统的预取装置，其特征在于，连接至一主控单元及一受控单元，该用于总线系统的预取装置包括： 一第一选择电路，用于接收多个输入信号，并从该多个输入信号中，选择其中之一输出，其中该多个输入信号包括该主控单元的一地址信号； 一预取地址产生器，用于根据来自该主控单元的该地址信号，产生一预取地址信号，并传输该预取地址信号至该第一选择电路；以及 一预取控制器，用于控制该第一选择电路，当一预取条件成立时，该预取控制器令该第一选择电路选择传输来自该预取地址产生器产 生的该预取地址信号至该受控单元。
【技术特征摘要】
【专利技术属性】
技术研发人员：许海辉，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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