一种高耐压平面型VDMOS的结构及其制作工艺制造技术

本发明专利技术提供的一种高耐压平面型VDMOS的结构及其制作工艺；包括硅衬底，所述硅衬底上制作有JFET结区，JFET结区上部两端对称制作有两个P+掺杂硅层，两个P+掺杂硅层上均制作有N+掺杂硅层,JFET结区的顶端中部制作有多晶硅层,所有N+掺杂硅层、P+掺杂硅层、JFET结区的上端面通过多晶硅层连接，多晶硅层的上端及N+掺杂硅层的相邻于多晶硅层的部分上端通过钝化层封闭，钝化层上端及N+掺杂硅层和P+掺杂硅层上端露出部分通过铝层封闭,所述P+掺杂硅层和JFET结区之间制作有Pbase区。本发明专利技术通过不同的掺杂层实现工作电压在200V以上的VDMOS器件制作，并且工艺成熟，制作后的VDMOS器件质量稳定。定。定。

【技术实现步骤摘要】
一种高耐压平面型VDMOS的结构及其制作工艺


[0001]本专利技术涉及一种高耐压平面型VDMOS的结构及其制作工艺。

技术介绍

[0002]现有的VDMOS器件是使用化合物半导体材料制作的槽栅型VDMOS，由于化合物半导体材料目前工艺不成熟，想要实现极其复杂，例如公开号为CN 104851915 B的槽栅型VDMOS器件利用化合物半导体材料制作，但其工作电压低，只能在100V左右。

技术实现思路

[0003]为解决上述技术问题，本专利技术提供了一种高耐压平面型VDMOS的结构及其制作工艺。
[0004]本专利技术通过以下技术方案得以实现。
[0005]本专利技术提供的一种高耐压平面型VDMOS的结构及其制作工艺；包括硅衬底，所述硅衬底上制作有JFET结区，JFET结区上部两端对称制作有两个P+掺杂硅层，两个P+掺杂硅层上均制作有N+掺杂硅层,JFET结区的顶端中部制作有多晶硅层,所有N+掺杂硅层、P+掺杂硅层、JFET结区的上端面通过多晶硅层连接，多晶硅层的上端及N+掺杂硅层的相邻于多晶硅层的部分上端通过钝化层封闭，钝化层上端及N+掺杂硅层和P+掺杂硅层上端露出部分通过铝层封闭,所述P+掺杂硅层和JFET结区之间制作有Pbase区。
[0006]所述N+掺杂硅层的掺杂浓度为1E20次方。
[0007]所述P+掺杂硅层和硅衬底的掺杂浓度为1E16次方。
[0008]所述Pbase区掺杂浓度为1E13次方。
[0009]1在硅衬底上先场氧生长一层8000<br/>‑
15000A的氧硅；
[0010]2进行环形光刻去除硅衬底上端面的氧化层；
[0011]3在硅衬底上端面进行使用80Kev的硼进行第一次离子注入；
[0012]4进行第二次光刻，将硅衬底上剩下的氧硅刻掉；
[0013]5进行预氧化，形成400
‑
600A的氧硅；
[0014]6进行第二次离子注入形成JFET结区；
[0015]7在JFET结区上端面进行氧硅腐蚀，在JFET结区上端面留下一层隔离层，厚度为700
‑
1200A；
[0016]8在JFET结区上端面进行800A
‑
1200A的栅氧，并在JFET结区上端中部进行多晶淀积和掺杂形成多晶硅层；
[0017]9在JFET结区底部的两个顶点处光刻后，进行多晶硅刻蚀，形成Pbase注入窗口，在窗口内进行硼离子注入及推结形成Pbase区；
[0018]10在JFET结区的上端两侧进行第三次离子注入形成两个对称的P+掺杂硅层；
[0019]11在两个P+掺杂硅层的中部使用磷进行第四次离子注入，在两个5的上端中部分别形成一个N+掺杂硅层；
[0020]12在JFET结区和多晶硅层的上方进行钝化形成钝化层，在800℃
‑
1100℃，持续25
‑
40min的退火回流；
[0021]13刻蚀掉N+掺杂硅层相邻于P+掺杂硅层处及P+掺杂硅层上的钝化层，打开金属接触窗口；
[0022]14进行正面金属化，形成最上方的铝层；
[0023]15进行磨片减薄；
[0024]16背面金属化。
[0025]第一次离子注入在氮气氛围中以1000℃
‑
1250℃的温度进行，终端推进持续时间为150min
‑
240min。
[0026]所述第二次离子注入为剂量80kev的硼注入，在1000
‑
1250℃温度下推进。
[0027]第三次离子注入用剂量为130kev的硼，在800
‑
1200℃温度下进行，持续20
‑
50min的推进后形成阶梯式10
‑
10的P+掺杂硅层；。
[0028]第四次离子注入使用用剂量为130kev的磷注，温度为800
‑
1200℃，持续20
‑
50min的推进后形成阶梯式1019
‑
1016的N+掺杂硅层。
[0029]所述钝化层通过CVD工艺淀积TEOS和BPSG，在800℃
‑
1100℃下持续25
‑
40min的退火回流。
[0030]本专利技术的有益效果在于：通过不同的掺杂层实现工作电压在200V以上的VDMOS器件制作，并且工艺成熟，制作后的VDMOS器件质量稳定。
附图说明
[0031]图1是本专利技术的结构示意图；
[0032]图2是VDMOS内部掺杂浓度分布图；
[0033]图3是VDMOS横向结深；
[0034]图4是VDMOS最大耐压图；
[0035]图5是不同pbase区注入剂量下的转移特性曲线；
[0036]图中：1
‑
铝层，2
‑
钝化层，3
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多晶硅层，4
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N+掺杂硅层，5
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P+掺杂硅层，6
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JFET结区，7
‑
硅衬底，8
‑
Pbase区。
具体实施方式
[0037]下面进一步描述本专利技术的技术方案，但要求保护的范围并不局限于所述。
[0038]一种高耐压平面型VDMOS的结构及其制作工艺；包括硅衬底7，所述硅衬底7上制作有JFET结区6，JFET结区6上部两端对称制作有两个P+掺杂硅层5，两个P+掺杂硅层5上均制作有N+掺杂硅层4,JFET结区6的顶端中部制作有多晶硅层3,所有N+掺杂硅层4、P+掺杂硅层5、JFET结区6的上端面通过多晶硅层3连接，多晶硅层3的上端及N+掺杂硅层4的相邻于多晶硅层3的部分上端通过钝化层2封闭，钝化层2上端及N+掺杂硅层4和P+掺杂硅层5上端露出部分通过铝层1封闭,所述P+掺杂硅层5和JFET结区6之间制作有Pbase区8。
[0039]如图1所示，一种VDMOS结构，铝1(作为MOS器件的源极)、包裹多晶硅3(作为MOS器件的栅极)的二氧化硅2，其下方为多重掺杂的硅衬底。
[0040]其中，该结构左右对称，在硅衬底中分为四个区域,。1E20掺杂的区域4，1E19掺杂
逐渐往下递减到1E16掺杂的区域5，1E16掺杂的JFET区域7，以及剩下的1E14掺杂的硅部分，该区域7的最底部为MOS器件漏极，区域8为1E13的Pbase区。
[0041]本结构的控制端为多晶硅3(栅极)。当pbase掺杂为7
‑
9e13时，漏极源极不接电压，栅极通2
‑
4V时，该器件内部载流子开始运动，产生微弱电流，证明栅极的控制能力。
[0042]栅极外加电压0
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5V，底部漏极接200V，顶部源极接低电压0V时，器件开启，栅极底部因为有层氧化硅隔断，电子不能垂直向下走，因此由左右两边载流子从N+掺杂硅4本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高耐压平面型VDMOS的结构，其特征在于：包括硅衬底(7)，所述硅衬底(7)上制作有JFET结区(6)，JFET结区(6)上部两端对称制作有两个P+掺杂硅层(5)，两个P+掺杂硅层(5)上均制作有N+掺杂硅层(4),JFET结区(6)的顶端中部在其氧化层上制作有多晶硅层(3),所有N+掺杂硅层(4)、P+掺杂硅层(5)、JFET结区(6)的上端面通过多晶硅层(3)连接，多晶硅层(3)的上端及N+掺杂硅层(4)的相邻于多晶硅层(3)的部分上端通过钝化层(2)封闭，钝化层(2)上端及N+掺杂硅层(4)和P+掺杂硅层(5)上端露出部分通过铝层(1)封闭,所述P+掺杂硅层(5)和JFET结区(6)之间制作有Pbase区(8)。2.如权利要求1所述的高耐压平面型VDMOS的结构，其特征在于：所述N+掺杂硅层(4)的掺杂浓度为1E20次方。3.如权利要求1所述的高耐压平面型VDMOS的结构，其特征在于：所述P+掺杂硅层(5)为1E19次方和硅衬底(7)的掺杂浓度为1E14次方。4.如权利要求1所述的高耐压平面型VDMOS的结构，其特征在于：所述Pbase区(8)掺杂浓度为1E17次方。5.一种高耐压平面型VDMOS的制作工艺，其特征在于：1)先外延生长衬底，形成衬底(7)，掺杂浓度在1e14，再场氧生长一层8000
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15000A的氧硅；2)进行元胞第一次光刻，将第一次生长的氧硅全部刻掉，留下初次掺杂厚度硅；3)进行预氧化，形成400
‑
600A的氧硅；4)进行第二次离子注入，剂量为80kev的P注入，且在1000
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1250℃推进，使掺杂在1E14以上，形成JEFT结构，如下图位置中间的淡蓝色区域；5)进行氧硅腐蚀，留下一层栅极和源极之间用作隔离层的氧硅，厚度在700
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1200A；6)形成栅极，进行800A
‑
1200A的栅氧，进行多晶淀积和掺杂；7)形成多晶硅窗口，光刻多晶硅后，进行多晶硅刻蚀，形成Pbase注入窗口；8)PBase区掺杂，硼离子注入及推结工艺，形成1e17以上pbase区；9)进行N+区域的形成，用130kev的磷注入后，进行800
...

【专利技术属性】
技术研发人员：莫宏康，王光磊，王博，付航军，陈侃，陆超，李治妮，王宏，谈林乖，时功权，
申请(专利权)人：中国振华集团永光电子有限公司国营第八七三厂，
类型：发明
国别省市：