一种在FPGA上实现的一维相位展开算法制造技术

本发明专利技术公开了一种在FPGA上实现的一维相位展开算法，采用数据延迟操作，使得所述包裹的相位Phase_wrapped与所述增减标志位FLAG的时序对齐，并对包裹的相位进行展开得到初步相位展开结果Phase_unwrapped_reg0；然后对所述初步相位展开结果Phase_unwrapped_reg0在单点截断处实现相位展开得到所述展开的相位Phase_unwrapped。本发明专利技术无需调用乘法器，仅需延迟、加减操作即可在FPGA硬件平台实现相位展开算法，增强了算法的鲁棒性。增强了算法的鲁棒性。增强了算法的鲁棒性。

【技术实现步骤摘要】
一种在FPGA上实现的一维相位展开算法


[0001]本专利技术属于雷达正演模拟领域，具体涉及一种在FPGA上实现的一维相位展开算法。

技术介绍

[0002]相位展开(所述数据Phase Unwrapping)是一个经典的信号处理问题，它指的是从值区间(π,π]或(0,2π]中恢复原始相位值。在运用反正切函数计算相位时，实际提取的相位都是包裹在一个周期相位区间的包裹相位值，并非真实得到的相位，将包裹的相位恢复为真实连续的相位即为相位展开。传统的算法假设包裹的相位信号为x
w
(n)，被展开的相位为x
u
(n)：使x
u
(n)＝x
w
(n)；计算所述数据的差值ΔPhase＝x
w
(n)－x
w
(n
‑
1)；若所述数据差值ΔPhase>π，则x
u
(n)当前点以及后续所有点均减去2π；若所述数据差值ΔPhase<π，则x
u
(n)当前点以及后续所有点均加上2π；以上算法易在计算机上实现，但是在FPGA上实现时则需要消耗较多的乘法器资源且实现的步骤繁琐。因此，需要一种在FPGA上实现的一维相位展开算法。

技术实现思路

[0003]本专利技术的目的在于提供一种在FPGA上实现的一维相位展开算法。
[0004]本专利技术包括如下步骤：
[0005]步骤1：使包裹的相位Phase_wrapped延迟一个时钟输出得到包裹的相位延迟一个时钟输出结果Phase_wrapped_reg；
[0006]步骤2：若所述包裹的相位延迟一个时钟输出结果Phase_wrapped_reg>所述包裹的相位Phase_wrapped，则向下差分信号Phase_delta_H＝所述包裹的相位延迟一个时钟输出结果Phase_wrapped_reg
–
所述包裹的相位Phase_wrapped；否则向上差分信号Phase_delta_L＝所述包裹的相位Phase_wrapped
–
所述包裹的相位延迟一个时钟输出结果Phase_wrapped_reg；
[0007]步骤3：令CLK_H为所述向下差分信号Phase_delta_H的最高位；令CLK_L为向上差分信号Phase_delta_L的最高位；
[0008]步骤4：向下差分信号计数器FLAG_H为2位计数器，其初始值为2'b00；向上差分信号计数器FLAG_L为2位计数器，其初始值为2'b11。以所述向下差分信号的最高位CLK_H的上升沿来临作为条件，触发所述2位向下差分信号计数器FLAG_H加1；以所述向上差分信号的最高位CLK_L的上升沿来临作为条件，触发所述2位向上差分信号计数器FLAG_L减1；
[0009]步骤5：令向上、向下差分信号计数器之和FLAG_OUT＝所述向下差分信号计数器FLAG_H+所述向上差分信号计数器FLAG_L，且取增减标志位FLAG为所述向上、向下差分信号计数器之和FLAG_OUT的低二位，即FLAG＝FLAG_OUT[1:0]；
[0010]步骤6：采用数据延迟操作，将所述包裹的相位Phase_wrapped与所述增减标志位FLAG的时序对齐，当所述增减标志位FLAG＝2'b00时，则令初步相位展开结果Phase_
unwrapped_reg0等于所述包裹的相位Phase_wrapped加上2π弧度对应的常量；当所述增减标志位FLAG＝2'b10，则令初步相位展开结果Phase_unwrapped_reg0等于所述包裹的相位Phase_wrapped减去2π弧度对应的常量；当所述增减标志位FLAG＝2'b11，则令初步相位展开结果Phase_unwrapped_reg0等于所述包裹的相位Phase_wrapped。所述增减标志位FLAG＝2'b01为禁止出现的状态，凡出现所述增减标志位FLAG＝2'b01的情况，应立即将所述向下差分信号计数器FLAG_H与所述向上差分信号计数器FLAG_L同时重置为2'b00，且令初步相位展开结果Phase_unwrapped_reg0等于所述包裹的相位Phase_wrapped；
[0011]步骤7：将所述初步相位展开结果Phase_unwrapped_reg0延迟一个时钟得到初步相位展开结果的单时钟延迟结果Phase_unwrapped_reg1；将所述初步相位展开结果的单时钟延迟结果Phase_unwrapped_reg1延迟一个时钟得到初步相位展开结果的两时钟延迟结果Phase_unwrapped_reg2；
[0012]步骤8：若所述初步相位展开结果Phase_unwrapped_reg0>所述初步相位展开结果的单时钟延迟结果Phase_unwrapped_reg1，并且所述初步相位展开结果的两时钟延迟结果Phase_unwrapped_reg2>所述初步相位展开结果的单时钟延迟结果Phase_unwrapped_reg1，则所述单点跳变差值信号甲Phase_unwrapped_delta0＝所述初步相位展开结果Phase_unwrapped_reg0－所述初步相位展开结果的单时钟延迟结果Phase_unwrapped_reg1，所述单点跳变差值信号乙Phase_unwrapped_delta1＝所述初步相位展开结果的两时钟延迟结果Phase_unwrapped_reg2－所述初步相位展开结果的单时钟延迟结果Phase_unwrapped_reg1。若所述单点跳变差值信号甲Phase_unwrapped_delta0与所述单点跳变差值信号乙Phase_unwrapped_delta1均大于所述单点跳变判决门限常数Phase_const(所述单点跳变判决门限常数Phase_const用于判断单点相位截断情况)，则应当对所述初步相位展开结果的单时钟延迟结果Phase_unwrapped_reg1的值加上2π弧度对应的常量；
[0013]若所述初步相位展开结果Phase_unwrapped_reg0<所述初步相位展开结果的单时钟延迟结果Phase_unwrapped_reg1，并且所述初步相位展开结果的两时钟延迟结果Phase_unwrapped_reg2<所述初步相位展开结果的单时钟延迟结果Phase_unwrapped_reg1，则所述单点跳变差值信号丙Phase_unwrapped_delta2＝所述初步相位展开结果的单时钟延迟结果Phase_unwrapped_reg1－所述初步相位展开结果Phase_unwrapped_reg0，所述单点跳变差值信号丁Phase_unwrapped_delta3＝所述初步相位展开结果的单时钟延迟结果Phase_unwrapped_reg1－所述初步相位展开结果的两时钟延迟结果Phase_unwrapped_reg2。若所述单点跳变差值信号丙Pha本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种在FPGA上实现的一维相位展开算法，包括包裹的相位Phase_wrapped和展开的相位Phase_unwrapped，其特征在于，所述步骤如下：步骤1：使包裹的相位Phase_wrapped延迟一个时钟输出得到包裹的相位延迟一个时钟输出结果Phase_wrapped_reg；步骤2：若所述包裹的相位延迟一个时钟输出结果Phase_wrapped_reg>所述包裹的相位Phase_wrapped，则向下差分信号Phase_delta_H＝所述包裹的相位延迟一个时钟输出结果Phase_wrapped_reg
–
所述包裹的相位Phase_wrapped；否则向上差分信号Phase_delta_L＝所述包裹的相位Phase_wrapped
–
所述包裹的相位延迟一个时钟输出结果Phase_wrapped_reg；步骤3：令CLK_H为所述向下差分信号Phase_delta_H的最高位；令CLK_L为向上差分信号Phase_delta_L的最高位；步骤4：向下差分信号计数器FLAG_H为2位计数器，其初始值为2'b00；向上差分信号计数器FLAG_L为2位计数器，其初始值为2'b11。以所述向下差分信号的最高位CLK_H的上升沿来临作为条件，触发所述2位计数器向下差分信号计数器FLAG_H加1；以所述向上差分信号的最高位CLK_L的上升沿来临作为条件，触发所述2位计数器向上差分信号计数器FLAG_L减1；步骤5：令向上、向下差分信号计数器之和FLAG_OUT＝所述向下差分信号计数器FLAG_H+所述向上差分信号计数器FLAG_L，且取增减标志位FLAG为所述向上、向下差分信号计数器之和FLAG_OUT的低二位，即FLAG＝FLAG_OUT[1:0]；步骤6：采用数据延迟操作，将所述包裹的相位Phase_wrapped与所述增减标志位FLAG的时序对齐，当所述增减标志位FLAG＝2'b00时，则令初步相位展开结果Phase_unwrapped_reg0等于所述包裹的相位Phase_wrapped加上2π弧度对应的常量；当所述增减标志位FLAG＝2'b10，则令初步相位展开结果Phase_unwrapped_reg0等于所述包裹的相位Phase_wrapped减去2π弧度对应的常量；当所述增减标志位FLAG＝2'b11，则令初步相位展开结果Phase_unwrapped_reg0等于所述包裹的相位Phase_wrapped。所述增减标志位FLAG＝2'b01为禁止出现的状态，凡出现所述增减标志位FLAG＝2'b01的情况，应立即将所述向下差分信号计数器FLAG_H与所述向上差分信号计数器FLAG_L同时重置为2'b00，且令初步相位展开结果Phase_unwrapped_reg0等于所述包裹的相位Phase_wrapped；步骤7：将所述初步相位展开结果Phase_unwrapped_reg0延迟一个时钟得到初步相位展开结果的单时钟延迟结果Phase_unwrapped_reg1；将所述初步相位展开结果的单时钟延迟结果Phase_unwrapped_reg1延迟一个时钟得到初步相位展开结果的两时钟延迟结果Phase_unwrapped_reg2；步骤8：若所述初步相位展开结果Phase_unwrapped_reg0>所述初步相位展开结果的单时钟延迟结果Phase_unwrapped_reg1，并且所述初步相位展开结果的两时钟延迟结果Phase_unwrapped_reg2>所述初步相位展开结果的单时钟延迟结果Phase_unwrapped_reg1，则所述单点跳变差值信号甲Phase_unwrapped_delta0＝所述初步相位展开结果Phase_unwrapped_reg0－所述初步相位展开结果的单时钟延迟结果Phase_unwrapped_reg1，所述单点跳变差值信号乙Phase_unwrapped_delta1＝所述初步相位展开结果的两时钟延迟结果Phase_unwrapped_reg2－所述初步相位展开结果的单时钟延迟结果Phase_
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【专利技术属性】
技术研发人员：冯秀娟，柯伟，何龙标，牛锋，杨平，秦朝琪，
申请(专利权)人：中国计量科学研究院，
类型：发明
国别省市：