相位内插器系统及其操作方法技术方案

一种相位内插(PI)系统，包括：相位内插(PI)级，其被配置成接收第一和第二时钟信号以及多位加权信号，并且产生内插时钟信号，PI级进一步被配置成通过使用所述多位加权信号及其逻辑反相(多位加权_bar信号)来避免上拉/下拉(PUPD)短路情形；以及放大级，其被配置为接收并放大内插时钟信号，放大级包括电容组件；电容组件是可调谐的；并且电容组件具有米勒效应配置，导致放大级的占用面积减小。本发明专利技术的实施例还涉及操作相位内插系统的方法。实施例还涉及操作相位内插系统的方法。实施例还涉及操作相位内插系统的方法。

【技术实现步骤摘要】
相位内插器系统及其操作方法


[0001]本专利技术的实施例涉及相位内插系统及其操作方法。

技术介绍

[0002]近年来，由于使用大带宽传送大量数据的需求日益增加，因此对高速存储器接口的需求也增加了。
[0003]在存储器接口系统中，相位内插器生成(内插)中间相位时钟，该中间相位时钟是从(基于)相对于彼此具有某个相位间隔的两个时钟内插得到的。通常，相位内插(PI)便于定时调谐和/或相位对准。

技术实现思路

[0004]根据本专利技术的一个方面，提供了一种相位内插系统，包括：相位内插级，其被配置成接收第一和第二时钟信号以及多位加权信号，并且生成内插时钟信号，相位内插级进一步被配置成通过利用多位加权信号及其逻辑反相(多位加权_bar信号)来避免上拉/下拉(PUPD)短路情形；以及放大级，其被配置为接收并放大内插时钟信号，放大级包括电容组件；电容组件是可调谐的；以及电容元件具有米勒效应配置。
[0005]根据本专利技术的另一个方面，提供了一种相位内插系统，包括：相位内插级，其被配置成接收第一和第二时钟信号以及多位加权信号，并且生成内插时钟信号，相位内插级进一步被配置成通过利用多位加权信号及其逻辑反相(多位加权_bar信号)来避免上拉/下拉(PUPD)短路情形；以及放大级，其被配置为接收并放大内插时钟信号。
[0006]根据本专利技术的又一个方面，提供了一种操作相位内插系统的方法，相位内插系统包括相位内插级和放大级，相位内插级包括第一单元和第二单元，第一单元包括并联连接的选通三态(G3S)反相器，第二单元包括并联连接的三态(3S)反相器，方法包括：对于G3S反相器中的每一个：接收第一时钟信号、第二时钟信号和多位加权信号的对应位分量；以及将第一信号对应地提供至相位内插级的共同节点；以及对于3S反相器中的每一个：接收第一时钟信号和多位加权信号的对应位分量的逻辑反相(对应bit_bar分量)；以及将第二信号对应地提供至相位内插级的共同节点；在公共节点处对第一信号和第二信号求和，以便在公共节点上形成内插时钟信号；以及在放大级处放大内插时钟信号，以生成相位内插系统的输出。
附图说明
[0007]在附图的各图中，通过示例而非限制的方式示出了一个或多个实施例，其中具有相同附图标记的元件始终表示相同的元件。除非另外公开，否则附图不是按比例绘制的。
[0008]图1A、图1B和图1C是根据本公开的至少一个实施例的半导体器件的对应方框图。
[0009]图2是根据一些实施例的相位内插系统的方框图。
[0010]图3A是根据一些实施例的低功耗相位内插级的方框图。
[0011]图3B是根据一些实施例的选通三态(G3S)反相器的电路图。
[0012]图3B'是根据一些实施例的图3B的更详细版本。
[0013]图3C是根据一些实施例的三态(3S)反相器的电路图。
[0014]图3C'是根据一些实施例的图3C的更详细版本。
[0015]图3D是根据一些实施例的各种波形的曲线图。
[0016]图3E、图3F和图3G是根据一些实施例的对应的晶体管状态电路图。
[0017]图4A是根据一些实施例的小面积可调谐电容性负载放大级的电路图。
[0018]图4B是根据一些实施例的小面积可调谐电容性负载放大级的电路图。
[0019]图5是根据一些实施例的操作选通三态反相器的方法的流程图。
[0020]图6是根据一些实施例的操作相位内插系统的方法的流程图。
具体实施方式
[0021]以下公开提供了用于实现所提供的主题的不同特征的许多不同实施例或示例。以下描述了部件、材料、数值、步骤、操作、材料、布置等的具体示例以简化本公开。当然，这些仅仅是示例，而不是限制性的。可以想到其它的部件、数值、操作、材料、布置等。例如，在以下描述中，将第一特征形成在第二特征之上或上可以包括其中将第一特征和第二特征形成为直接接触的实施例，并且还可以包括其中将附加特征形成在第一特征和第二特征之间使得第一特征和第二特征可不直接接触的实施例。此外，本公开可能在各种示例中重复参考数字和/或字母。这种重复是为了简单和清楚的目的，并且其本身不表示所讨论的各种实施例和/或配置之间的关系。
[0022]此外，为了便于描述，本文中可以使用诸如“下方”、“下部”、“下方”、“上方”、“上部”等空间相对术语来描述图中所示的一个元件或特征与另一元件或特征的关系。空间相对术语旨在包括除了图中所示的方位之外器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或处于其它定向)，并且这里使用的空间相对描述符同样可以相应地进行解释。
[0023]在一些实施例中，相位内插(PI)系统包括：相位内插(PI)级，其被配置为接收第一时钟信号和第二时钟信号以及加权信号，并且生成内插的时钟信号，该PI级具有低功耗配置；以及放大级，其被配置为接收并放大内插的时钟信号，该放大级包括可调谐电容组件，该电容组件具有米勒效应配置。
[0024]根据PI系统的第一种其他方法，遭受到了短路电流，其具有的缺点在于，在某些情形下，其PI级遭受到上拉/下拉(PUPD)短路情形(下面讨论)，这增加了功耗并因此被称为高功耗PI级。根据PI系统的第二种方法，通过使用分立组合逻辑电路来减少PUPD短路，其中分立组合逻辑电路具有尺寸/占用面积增加的缺点，因此被称为大占用面积PI级。至少一些实施例提供了一种PI系统，该系统通过使用低功耗PI级来避免PUPD短路情形，然而不会遭受和增加尺寸/占用面积，并且因此被称为小占用面积PI级，并且其中，低功耗小占用面积PI级包括：包含并联连接的三态(3S)反相器的第一单元；以及包含并联连接的选通三态(G3S)反相器的第二单元。至少一些实施例提供了避免短路情形的PI级，因为任何给定的3S反相器及其相应的G3S反相器被相互操作，使得：当控制给定的3S反相器输出逻辑高信号时，控制相应的G3S反相器输出逻辑高信号；当控制给定的3S反相器输出逻辑低信号时，控制相应
的G3S反相器输出逻辑低信号。相对于根据其它方法的高功耗PI级，PI级304被认为是低功耗的。PI系统的至少一些实施例通过使用放大级实现了面积减小，该放大级包括：配置有反馈回路的放大器，反馈回路将放大器的输出电容性地耦合到放大器的输入，从而利用米勒效应。
[0025]图1A、图1B和图1C是根据本公开的至少一个实施例的对应半导体器件100A、100B和100C的对应方框图。
[0026]在图1A中，半导体器件100A包括相位内插(PI)系统102A。PI系统102A包括：低功耗相位内插(PI)级104A；以及小面积、可调谐电容放大级106A。
[0027]在图1B中，半导体器件100B包括PI系统102B。PI系统102B包括：低功耗PI级104A；以及放大级106B。相对于图1A的小面积、可调谐电容放大级106A，放大级106B不是小面积的，也不具有可调谐电容。
[0028]在图1C中，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种相位内插系统，包括：相位内插级，其被配置成接收第一和第二时钟信号以及多位加权信号，并且生成内插时钟信号，所述相位内插级进一步被配置成通过利用所述多位加权信号及其逻辑反相(多位加权_bar信号)来避免上拉/下拉(PUPD)短路情形；以及放大级，其被配置为接收并放大所述内插时钟信号，所述放大级包括电容组件；所述电容组件是可调谐的；以及所述电容元件具有米勒效应配置。2.根据权利要求1所述的相位内插系统，其中所述相位内插级包括：包括并联连接的选通三态(G3S)反相器的第一单元；所述G3S反相器中的每一个都被配置为接收所述第一时钟信号、所述第二时钟信号和所述多位加权信号的对应位分量，并且在公共输出节点上提供对应信号；以及包括并联连接的三态(3S)反相器的第二单元；以及所述3S反相器中的每一个都被配置为接收所述第一时钟信号和所述多位加权信号的对应位分量的逻辑反相(对应bit_bar分量)，并且在所述公共输出节点上提供对应信号。3.根据权利要求2所述的相位内插系统，其中每个G3S反相器包括：串联连接在第一参考电压和第二参考电压之间的第一、第二、第三、第四、第五和第六晶体管；并且其中：所述第一晶体管是耦合在所述第一参考电压和第一节点之间的第一PMOS晶体管；所述第二晶体管是耦合在所述第一节点和第二节点之间的第二PMOS晶体管；所述第三晶体管是耦合在所述第二节点和第三节点之间的第三PMOS晶体管，所述第三节点表示所述GS3反相器的输出；所述第四晶体管是耦合在所述第三节点和第四节点之间的第一NMOS晶体管；所述第五晶体管是耦合在所述第四节点和第五节点之间的第二NMOS晶体管；所述第六晶体管是耦合在所述第五节点和所述第二参考电压之间的第三NMOS晶体管；所述第一PMOS和所述第三NMOS晶体管的栅极端子被配置为接收所述第二时钟信号的反相版本；所述第二PMOS和所述第二NMOS晶体管的栅极端子被配置为接收所述所述第一时钟信号的反相版本；以及所述第一NMOS晶体管的栅极端子被配置为接收所述对应位分量；所述第三PMOS晶体管的栅极端子被配置成接收对应bit_bar分量。4.根据权利要求2所述的相位内插系统，其中：所述第一单元中的G3S反相器被组织成G3S组；所述第二单元中的3S反相器被组织成与所述G3S组相对应的3S组；对于每个G3S组，其中包含的所述G3S反相器接收所述多位加权信号的相同对应位分量；以及对于每个3S组，其中包含的所述3S反相器接收所述多位加权信号的相同对应bit_bar分量。5.根据权利要求4所述的相位内插系统，其中：所述G3S组具有包含在其中的G3S反相器的不同对应总数；
对于每个G3S组，其中包含的所述G3S反相器...

【专利技术属性】
技术研发人员：吕宗哲，傅敬铭，张智贤，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：