计算机系统技术方案

一种计算机系统包含一处理器以及一处理电路。该处理器包含一嵌入式存储器。该处理电路用于执行一写入操作来将一第一写入数据写入到该处理器中的该嵌入式存储器。该处理器用于加载并执行一程序代码，以执行一读取操作从该处理器中的该嵌入式存储器读取该第一写入数据。数据。数据。

【技术实现步骤摘要】
计算机系统


[0001]本专利技术有关于数据处理，尤指一种具备处理电路(例如纯硬件电路或另一处理器)可将处理器上执行的程序代码所需处理的数据直接写入处理器内部的嵌入式存储器的计算机系统。

技术介绍

[0002]一般而言，处理器可简单地通过轮询(polling)来读取外部硬件的寄存器(register)以确认外部硬件的状态，然而，相比于写入操作，读取操作会比较费时，因此，处理器从外部硬件的寄存器读取信息的读取操作往往需要耗费大量频率周期的时间来完成，对于计算机系统而言，处理器针对外部硬件的寄存器的频繁读取操作便会严重影响系统效能。

技术实现思路

[0003]因此，本专利技术的目的之一在于提出一种具备处理电路(例如纯硬件电路或另一处理器)可将处理器上执行的程序代码所需处理的数据直接写入处理器内部的嵌入式存储器的计算机系统。
[0004]在本专利技术的一个实施例中，揭示一种计算机系统。该计算机系统包含一处理器以及一处理电路。该处理器包含一嵌入式存储器。该处理电路用于执行一写入操作来将一第一写入数据写入到该处理器中的该嵌入式存储器。该处理器用于加载并执行一程序代码，以执行一读取操作从该处理器中的该嵌入式存储器读取该第一写入数据。
[0005]相比于处理器自行从外部电路读取所需数据会耗费大量频率周期的时间，处理器从内部的嵌入式存储器来读取所需数据将可大幅缩短读取时间，进而提升计算机系统的整体效能。
附图说明
[0006]图1为根据本专利技术一实施例的计算机系统的示意图。
[0007]图2为图1所示的处理器读取嵌入式存储器的一实施例的流程图。
[0008]图3为根据本专利技术另一实施例的计算机系统的示意图。
[0009]图4为图3所示的处理器读取嵌入式存储器的一实施例的流程图。
[0010]图5为根据本专利技术又一实施例的计算机系统的示意图。
[0011]图6为图5所示的一处理器写入嵌入式存储器的一实施例的流程图。
[0012]图7为图5所示的另一处理器读取嵌入式存储器的一实施例的流程图。
具体实施方式
[0013]图1为根据本专利技术一实施例的计算机系统的示意图。计算机系统100包含处理器102与处理电路104，其中处理器102可加载并执行程序代码PROG(例如应用程序或固件)，而
处理电路104则是纯硬件(也就是说，处理电路104无需通过软件执行来实现其预定功能)。请注意，为了简洁起见，图1仅绘示一个处理器与一个处理电路，然而，这并非作为本专利技术的限制，实际上，计算机系统100可包含多个处理器102和/或多个处理电路104。此外，处理电路104可以是任何可跟处理器102搭配的硬件电路，例如固态硬盘(solid
‑
state drive,SSD)控制电路。
[0014]如图1所示，处理器102包含嵌入式存储器(embedded memory)112，例如高速缓存(cache)或紧密耦合存储器(tightly
‑
coupled memory,TCM)，嵌入式存储器112具有由存储器地址DSGIDADDR所寻址的存储空间114，另外，处理电路104则具有寄存器(图中标示为MCU.DB)116，例如门铃寄存器(doorbell register)。本实施例中，处理电路104用于执行一写入操作来将数据D1写入到处理器102中的嵌入式存储器112(例如存储器地址DSGIDADDR所寻址的存储空间114)，而处理器102则用于加载并执行程序代码PROG，以执行一读取操作从处理器102内部的嵌入式存储器112(例如存储器地址DSGIDADDR所寻址的存储空间114)读取处理电路104所写入的数据D1，一般而言，写入操作所需耗费的运行时间远小在读取操作所需耗费的运行时间，相比于处理器102自行从处理电路104读取数据D1需耗费大量频率周期的时间，处理器102从内部的嵌入式存储器112来读取数据D1将可大幅缩短读取时间，进而提升计算机系统100的整体效能。
[0015]图2为图1所示的处理器读取嵌入式存储器的一实施例的流程图。假如可以得到相同的结果，则步骤不一定要完全遵照图2所示的流程来依序执行，此外，也可额外加入其它步骤至图2所示的流程。图2所示的流程可由处理器102执行程序代码PROG来加以实现。在步骤202，处理器102对处理电路104中的寄存器116以及嵌入式存储器112中存储器地址DSGIDADDR所寻址的存储空间114进行初始化操作，例如，可将一无效码INVALID_8F分别写入到寄存器116与存储空间114，此初始化操作可由以下的伪码(pseudo code)来表示：
[0016]void HAL_DSGInit()
[0017]{
[0018]write(DSGIDADDR,INVALID_8F)；
[0019]write(MCU.DB,INVALID_8F)；
[0020]}
[0021]本实施例中，寄存器116作为门铃寄存器起作用，因此当处理器102执行程序代码PROG来将预定数据(例如无效码INVALID_8F)写入到寄存器116后，便通过寄存器116来通知处理电路104可以将数据D1写入到嵌入式存储器112。在处理电路104准备数据D1以执行写入操作的过程中，处理器102可执行程序代码PROG来处理其它的工作(步骤204)，如此一来，可减少处理器102等待处理电路104完成写入操作的时间，进一步提升计算机系统100的效能，然而，本专利技术并不以此为限，在另一实施例中，图2所示的流程可省略步骤204。
[0022]在步骤206，处理器102从存储器地址DSGIDADDR所寻址的存储空间114中读取一读出数据DSGIDAddr。在步骤208，处理器102比较无效码INVALID_8F与步骤206所得到的读出数据DSGIDAddr来产生一比较结果。由在步骤202已通过寄存器116通知处理电路104可以将数据D1写入到嵌入式存储器112，若处理电路104在步骤202至步骤206之间的时段中已完成写入操作来将数据D1写入到嵌入式存储器112中由存储器地址DSGIDADDR所寻址的存储空间114，则数据D1会覆写原本的无效码INVALID_8F，如此一来，步骤206所得到的读出数据
DSGIDAddr便不会是无效码INVALID_8F，因此流程会进入步骤210。相反地，若处理电路104在步骤202至步骤206之间的时段中尚未完成数据D1的写入操作，则无效码INVALID_8F仍会存储在嵌入式存储器112中由存储器地址DSGIDADDR所寻址的存储空间114，如此一来，步骤206所得到的读出数据DSGIDAddr便仍会是无效码INVALID_8F，因此流程会回到步骤206来重新读取存储器地址DSGIDADDR所寻址的存储空间114，直到处理电路104完成数据D1的写入操作来覆写存储空间114中原本的无效码INVALID_8F为止，也就是说处理器102会重复步骤206、本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种计算机系统，包含：一处理器，包含一嵌入式存储器；以及一处理电路，用于执行一写入操作来将一第一写入数据写入到该处理器中的该嵌入式存储器；其中该处理器用于加载并执行一程序代码，以执行一读取操作从该处理器中的该嵌入式存储器读取该第一写入数据。2.如权利要求1所述的计算机系统，其中该处理电路为一纯硬件电路。3.如权利要求2所述的计算机系统，其中该处理电路包含一寄存器，以及该处理器执行该程序代码来将一第二写入数据写入到该寄存器，以通知该处理电路将该第一写入数据写入到该嵌入式存储器。4.如权利要求2所述的计算机系统，其中该处理电路会将该第一写入数据写入到该嵌入式存储器中的一存储器地址；以及在通知该处理电路将该第一数据写入到该嵌入式存储器之前，该处理器执行该程序代码来将一无效码写入到该存储器地址。5.如权利要求4所述的计算机系统，其中在通知该处理电路将该第一数据写入到该嵌入式存储器之后，该处理器执行该程序代码从该存储器地址读取一读出数据，比较该读出数据与该无效码来产生一比较结果，并根据该比较结果来决定是否要回传该读出数据来作为该读取操作的输出。6.如权利要求5所述的计算机系统，其中当该比较结果指示该读出数据不同于该无效码时，该处理器执行该程序代码来回传该读出数据以作为该读取操作的输出，并将该无效码再次写入到该存储器地址。7.如权利要求2所述的计算机系统，其中该嵌入式存储器存储一队列，以及该处理电路会将该第一写入数据写入该队列。8.如权利要求7所述的计算机系统，其中该处理器执行该程序代码来记录并维护一指针在该处理器中，并根据该指针来读取该嵌入式存储器中所存储的该队列的一条目。9.如权利要求8所述的计算机系统，其中在读取该嵌入式存储器中所存储的该队列的该条目之前，该处理器执行该程序代码来读取该条目中所记录的一数据有效性状态值，并根据该数据有效性状态值来决定是否要回传该指针用于该读取操作使用。10.如权利要求8所述的计算机系统，其中在读取该嵌入式存储器中所存储的该队列的该条目之后，该处理器执行该程序代码来改写该条目中所记录的一数据有效性状态值，以及更新该指针以指向该队列中的下一条目。11.如权利要求8所述的计算机系统，其中该处理电路包含一寄存器；以及在读取该嵌入式存储器中所存储的该队列的该条...

【专利技术属性】
技术研发人员：曾俊华，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：