减小高速电路信号串扰的方法、系统、设备及印制电路板技术方案

本发明专利技术提供一种减小高速电路信号串扰的方法、系统、设备及印制电路板，所述方法包括：S1，获取差分线形成的多条串扰性能分析初始曲线；S2，基于端口电压、端口输入电压、端口阻抗、差分线阻抗的函数关系调节差分线的至少一个参数；S3，获取基于调节参数后的差分线形成的多条串扰性能分析仿真曲线；S4，对比所述多条串扰性能分析仿真曲线与所述多条串扰性能分析初始曲线；S5，在所述多条串扰性能分析仿真曲线的性能参数优于所述多条串扰性能分析初始曲线的性能参数时，获取所述差分线的当前参数，并将所述差分线的当前参数确定印制电路板上两个端口的差分线的参数。本发明专利技术可以达到减小传输线之间高速电路信号的串扰的目的。小传输线之间高速电路信号的串扰的目的。小传输线之间高速电路信号的串扰的目的。

【技术实现步骤摘要】
减小高速电路信号串扰的方法、系统、设备及印制电路板


[0001]本专利技术涉及印制电路板
，特别是涉及印制电路板布线


技术介绍

[0002]随着高速互联信号的速率和频率逐渐提升，高速互联传输线的微波特性逐渐显现，因而 印制电路板(PCB)传输线的趋肤效应越来越明显，电磁信号的波动性进而越来越强，随之 而来的串扰问题也就越来越严重。目前主流的用以解决传输线串扰的主要方式是改变传输线 之间距离，或者换不同的层，铺地等，但是有些情况限于芯片摆放位置，连接器pin脚位置 等的影响，难以改变两个差分线的距离，换层或者铺地。这种情况下就难以解决传输线串扰 的问题。

技术实现思路

[0003]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种减小高速电路信号串扰的方 法、系统、设备及印制电路板，用于提供一种新的方式解决传输线之间的串扰问题。
[0004]为实现上述目的及其他相关目的，本专利技术一种减小高速电路信号串扰的方法，包括以下 步骤：S1，获取基于一印制电路板上两个端口的差分线形成的多条串扰性能分析初始曲线； S2，基于端口电压、端口输入电压、端口阻抗、差分线阻抗的函数关系调节所述差分线的至 少一个参数；S3，获取基于调节参数后的差分线形成的多条串扰性能分析仿真曲线；S4， 对比所述多条串扰性能分析仿真曲线与所述多条串扰性能分析初始曲线，确认所述多条串扰 性能分析仿真曲线的性能参数是否分别优于所述多条串扰性能分析初始曲线的性能参数； S5，在所述多条串扰性能分析仿真曲线的性能参数优于所述多条串扰性能分析初始曲线的性 能参数时，获取所述差分线的当前参数，并将所述差分线的当前参数确定所述印制电路板上 两个端口的差分线的参数。
[0005]于本专利技术的一实施例中，所述减小高速电路信号串扰的方法还包括：重复S2～S4，直至 所述多条串扰性能分析仿真曲线的性能参数分别优于所述多条串扰性能分析初始曲线的性能 参数。
[0006]于本专利技术的一实施例中，所述多条串扰性能分析初始曲线和所述多条串扰性能分析仿真 曲线分别包括：时域反射曲线，插入损耗曲线，回波损耗曲线以及串扰曲线中的多种组合。
[0007]于本专利技术的一实施例中，所述端口电压、端口输入电压、端口阻抗、差分线阻抗的函数 关系为：U＝U
input
(1+(Z2‑
Z1)/(Z2+Z1))；其中，U为端口电压，U
input
为端口输入电压， Z1为端口阻抗，Z2为差分线阻抗。
[0008]于本专利技术的一实施例中，差分线阻抗Z2的一种计算形式为：
[0009]其中，w为差分线的宽度，h为电路板叠层高 度，t为差分线的厚度，s为两条差分线之间的距离，Dk为印刷电路板的相对介质常数。
[0010]于本专利技术的一实施例中，基于以下函数关系获取所述端口电压、端口输入电压、端口阻 抗、差分线阻抗的函数关系：U＝U
input
+U
reflect
；r＝U
reflect
/U
input
＝(Z2‑
Z1)/(Z2+Z1)；其中， U
reflect
为反射电压r为反射系数。
[0011]于本专利技术的一实施例中，所述调节所述差分线的至少一个参数中的参数为差分线的宽度， 两条差分线之间的距离，差分线的厚度中任一种或多种组合。
[0012]本专利技术的实施例还提供一种减小高速电路信号串扰的系统，包括：初始曲线模块，用于 获取基于一印制电路板上两个端口的差分线形成的多条串扰性能分析初始曲线；调节模块， 用于基于端口电压、端口输入电压、端口阻抗、差分线阻抗的函数关系调节所述差分线的至 少一个参数；仿真曲线模块，用于获取基于调节参数后的差分线形成的多条串扰性能分析仿 真曲线；性能参数对比模块，用于对比所述多条串扰性能分析仿真曲线与所述多条串扰性能 分析初始曲线，确认所述多条串扰性能分析仿真曲线的性能参数是否分别优于所述多条串扰 性能分析初始曲线的性能参数；参数确定模块，用于在所述多条串扰性能分析仿真曲线的性 能参数优于所述多条串扰性能分析初始曲线的性能参数时，获取所述差分线的当前参数，并 将所述差分线的当前参数确定所述印制电路板上两个端口的差分线的参数。
[0013]本专利技术的实施例还提供一种电子设备，包括存储器，用于存储计算机程序；处理器，用 于运行所述计算机程序以实现如上所述的减小高速电路信号串扰的方法的步骤。
[0014]本专利技术的实施例还提供一种印制电路板，采用如上所述的减小高速电路信号串扰的方法 确定的差分线。
[0015]如上所述，本专利技术的减小高速电路信号串扰的方法、系统、设备及印制电路板具有以下 有益效果：
[0016]本专利技术基于端口电压、端口输入电压、端口阻抗、差分线阻抗的函数关系调节所述差分 线的至少一个参数的方式改变差分线的特征阻抗，并根据多条串扰性能分析仿真曲线的性能 参数确定调节的参数的大小的方式达到减小传输线之间高速电路信号的串扰，而且本专利技术方 法实施简单，实用性强。
附图说明
[0017]图1显示为本专利技术中减小高速电路信号串扰的方法的流程示意图。
[0018]图2显示为本专利技术中减小高速电路信号串扰的方法中印制电路板上两个端口的差分线示 意图。
[0019]图3至图6显示为本专利技术中减小高速电路信号串扰的方法中多条串扰性能分析仿真曲线 与多条串扰性能分析初始曲线分别对比示意图。
[0020]图7显示为本专利技术中减小高速电路信号串扰的系统的原理框图。
[0021]图8显示为本专利技术的电子设备于一实施例中的原理结构示意图。
[0022]元件标号说明
[0023]100
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减小高速电路信号串扰的系统
[0024]110
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初始曲线模块
[0025]120
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调节模块
[0026]130
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仿真曲线模块
[0027]140
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性能参数对比模块
[0028]150
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参数确定模块
[0029]11
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第一传输线
[0030]12
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第二传输线
[0031]10
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电子设备
[0032]101
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处理器
[0033]102
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存储器
[0034]S1～S5
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步骤
具体实施方式
[0035]以下由特定的具体实施例说明本专利技术的实施方式，熟悉此技术的人士可由本说明书所揭 露的内容轻易地了解本专利技术的其他优点及功效。
[0036]请参阅图1至图8。须知，本说明书所附图式所本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种减小高速电路信号串扰的方法，其特征在于：包括以下步骤：S1，获取基于一印制电路板上两个端口的差分线形成的多条串扰性能分析初始曲线；S2，基于端口电压、端口输入电压、端口阻抗、差分线阻抗的函数关系调节所述差分线的至少一个参数；S3，获取基于调节参数后的差分线形成的多条串扰性能分析仿真曲线；S4，对比所述多条串扰性能分析仿真曲线与所述多条串扰性能分析初始曲线，确认所述多条串扰性能分析仿真曲线的性能参数是否分别优于所述多条串扰性能分析初始曲线的性能参数；S5，在所述多条串扰性能分析仿真曲线的性能参数优于所述多条串扰性能分析初始曲线的性能参数时，获取所述差分线的当前参数，并将所述差分线的当前参数确定所述印制电路板上两个端口的差分线的参数。2.根据权利要求1所述的减小高速电路信号串扰的方法，其特征在于：所述减小高速电路信号串扰的方法还包括：重复S2～S4，直至所述多条串扰性能分析仿真曲线的性能参数分别优于所述多条串扰性能分析初始曲线的性能参数。3.根据权利要求1所述的减小高速电路信号串扰的方法，其特征在于：所述多条串扰性能分析初始曲线和所述多条串扰性能分析仿真曲线分别包括：时域反射曲线，插入损耗曲线，回波损耗曲线以及串扰曲线中的多种组合。4.根据权利要求3所述的减小高速电路信号串扰的方法，其特征在于：所述端口电压、端口输入电压、端口阻抗、差分线阻抗的函数关系为：U＝U
input
(1+(Z2‑
Z1)/(Z2+Z1))；其中，U为端口电压，U
input
为端口输入电压，Z1为端口阻抗，Z2为差分线阻抗。5.根据权利要求4所述的减小高速电路信号串扰的方法，其特征在于：差分线阻抗Z2的一种计算形式为：其中，w为差分线的宽度，h为电路板叠层高度，t为差分线的厚度，s为两条差分线之间的距离，Dk为印刷电路板的相对介质常数。6.根据权利要求3所述...

【专利技术属性】
技术研发人员：高崇，
申请(专利权)人：加弘科技咨询上海有限公司，
类型：发明
国别省市：