封装结构及其形成方法技术

本发明专利技术提供了一种封装结构及其形成方法。该封装结构包括：再分布层；第一管芯和第二管芯，位于再分布层上方；底部填充物，位于第一管芯和第二管芯与再分布层之间以及第一管芯与第二管芯之间；以及应力缓冲层，嵌入在再分布层内并且位于底部填充物下方，应力缓冲层的热膨胀系数小于再分布层的热膨胀系数。止述技术方案至少能够避免封装结构中的裂纹产生。方案至少能够避免封装结构中的裂纹产生。方案至少能够避免封装结构中的裂纹产生。

【技术实现步骤摘要】
封装结构及其形成方法


[0001]本专利技术涉及半导体
，更具体地，涉及一种封装结构及其形成方法。

技术介绍

[0002]现有的封装结构，例如FOCoS(Fan Out Chip on Substrate，基板上扇出芯片)产品，因为各材料CET(热膨胀系数)之间的不匹配，使得热循环过程中会有应力产生。具体的，如图1所示，RDL层(再分布层)位于基板12与管芯16(例如是ASIC(专用集成电路)管芯)和管芯18(例如是HBM(宽带存储器)管芯)之间。在位于两个管芯16、18的间隔中的底部填充物(Underfill)15的底部靠近RDL层14处，会因RDL层14的CTE大于底部填充物15、管芯16和管芯18，使得此处在热循环中处于张应力状态；又因为底部填充物15的杨氏模量(young
’
s modulus)小于管芯16和管芯18，这导致底部填充物15因抗拉能力不足而产生裂纹(crack)19，进而裂纹19可能向下延伸造成RDL层中14的线路被破坏。

技术实现思路

[0003]针对上述技术问题，本专利技术提供了一种封装结构及其形成方法，避免封装结构中的裂纹产生。
[0004]根据本专利技术的一个方面，提供了一种封装结构，包括：再分布层；第一管芯和第二管芯，位于再分布层上方；底部填充物，位于第一管芯和第二管芯与再分布层之间以及第一管芯与第二管芯之间；以及应力缓冲层，嵌入在再分布层内并且位于底部填充物下方，应力缓冲层的热膨胀系数小于再分布层的热膨胀系数。
[0005]根据本专利技术的实施例，再分布层为多层结构，应力缓冲层嵌入在多层结构的最上层内。
[0006]根据本专利技术的实施例，应力缓冲层接触底部填充物。
[0007]根据本专利技术的实施例，应力缓冲层与底部填充物间隔开。
[0008]根据本专利技术的实施例，应力缓冲层位于最上层的迹线上方。
[0009]根据本专利技术的实施例，多层结构的最上层包括第一绝缘材料，最上层下方的层包括第二绝缘材料，第一绝缘材料与第二绝缘材料不同。
[0010]根据本专利技术的实施例，应力缓冲层连续延伸超出第一管芯和第二管芯的侧壁。
[0011]根据本专利技术的实施例，应力缓冲层具有在延伸方向上的长度，长度大于4.8mm。
[0012]根据本专利技术的实施例，第一管芯和第二管芯具有间隙，应力缓冲层位于间隙下方。
[0013]根据本专利技术的实施例，应力缓冲层的宽度大于间隙的宽度。
[0014]根据本专利技术的实施例，应力缓冲层的热膨胀系数小于16ppm/℃。
[0015]根据本专利技术的实施例，应力缓冲层的材料包括铜。
[0016]根据本专利技术的一个方面，提供了一种形成封装结构的方法，包括：提供载体；在载体上方形成再分布层和应力缓冲层，其中，应力缓冲层嵌入在再分布层内；在再分布层的应力缓冲层上方形成介电层；以及形成位于介电层上方的第一管芯和第二管芯。
[0017]根据本专利技术的实施例，第一管芯和第二管芯具有间隙，应力缓冲层位于间隙下方。
[0018]根据本专利技术的实施例，在形成再分布层和应力缓冲层的步骤中，同时形成再分布层和应力缓冲层。
[0019]根据本专利技术的实施例，形成再分布层和应力缓冲层的步骤包括：形成包括多个层的再分布层；在再分布层的多个层的最上层内形成应力缓冲层。
[0020]根据本专利技术的实施例，形成再分布层和应力缓冲层的步骤包括：将应力缓冲层形成在最上层的迹线上方。
[0021]根据本专利技术的实施例，用第一绝缘材料形成最上层下方的层，用第二绝缘材料形成最上层，第一绝缘材料与第二绝缘材料不同。
[0022]根据本专利技术的实施例，再分布层暴露出应力缓冲层的上表面，并且形成介电层包括：形成与应力缓冲层的上表面接触的介电层。
[0023]根据本专利技术的实施例，形成再分布层和应力缓冲层包括：形成掩埋在再分布层的下表面下方的应力缓冲层。
附图说明
[0024]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0025]图1是现有的封装结构的截面图。
[0026]图2是根据本专利技术实施例的封装结构的截面图。
[0027]图3是根据本专利技术实施例的封装结构的俯视示意图。
[0028]图4和图5是根据本专利技术其他实施例的封装结构的截面图。
[0029]图6A至图6H示出了根据本专利技术实施例的形成封装结构的方法的多个中间阶段的截面图。
具体实施方式
[0030]以下公开内容提供了许多用于实现本专利技术的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本专利技术。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
[0031]根据本专利技术的实施例提供了一种封装结构，图2是根据本专利技术实施例的封装结构的截面图。如图2所示，本专利技术的封装结构包括位于基板102上的RDL层104。第一管芯106和第二管芯108位于RDL层104上方。第一管芯106可以例如是ASIC管芯，第二管芯108可以例如是HBM管芯。第一管芯106和第二管芯108也可以是任何其他类型的器件管芯。第一管芯106和第二管芯108可以通过RDL层104电性连接至基板102。底部填充物105位于第一管芯106和第二管芯108与RDL层104之间以及第一管芯106与第二管芯108之间。图2所示的封装结构可
以称为FOCoS封装结构，以下将以图2所示的封装结构来解释本专利技术，但是本专利技术不限于此。
[0032]根据本专利技术的实施例，封装结构还包括应力缓冲层120，应力缓冲层120位于底部填充物105下方并且嵌入在RDL层104内。应力缓冲层120的CTE小于再分布层的热膨胀系数。由于该应力缓冲层120的CTE可以小于RDL层104的CTE，因此可以使底部填充物105下方的位置在热循环中热应力降低，从而可形成压应力状态，因此不会因拉扯而产生底部填充物105的裂纹。
[0033]在一些实施例中，应力缓冲层120的CTE可以小于16ppm/℃。例如，在一个实施例中，应力缓冲层120的材料可以是铜。然而，在其他实施例中，根据RDL层104的CTE，应力缓冲层120也可以选择其他任何合适的材料。
[0034]如图2所示，在一个实施例中，应力缓冲层120位于第一管芯106和第二管芯108之间的间隙下方。本实施例通过在管芯106、108之间的间隔下方的RDL层104中内埋CTE小于RDL层10本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种封装结构，其特征在于，包括：再分布层；第一管芯和第二管芯，位于所述再分布层上方；底部填充物，位于所述第一管芯和所述第二管芯与所述再分布层之间以及所述第一管芯与所述第二管芯之间；以及应力缓冲层，嵌入在所述再分布层内并且位于所述底部填充物下方，所述应力缓冲层的热膨胀系数小于所述再分布层的热膨胀系数。2.根据权利要求1所述的封装结构，其特征在于，所述再分布层为多层结构，所述应力缓冲层嵌入在所述多层结构的最上层内。3.根据权利要求2所述的封装结构，其特征在于，所述应力缓冲层接触所述底部填充物。4.根据权利要求2所述的封装结构，其特征在于，所述应力缓冲层位于所述最上层的迹线上方。5.根据权利要求1所述的封装结构，其特征在于，所述应力缓冲层连续延伸超出所述第一管芯和所述第二管芯的侧壁。6.根据权利要求1所述的封装结构，其特征在于...

【专利技术属性】
技术研发人员：张勇舜，李德章，谢孟伟，陈道隆，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：